CN102263118B - 背侧照明的图像传感器 - Google Patents

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Abstract

一种背侧照明的图像传感器，包括：基板；设置在基板的背侧上的背侧钝化层；以及设置在背侧钝化层上的透明导电层。

Description

背侧照明的图像传感器
本申请是申请号为200980151457.X(国际申请号：PCT/US2009/061488)、发明名称为“背侧照明的图像传感器”的发明专利申请的分案申请。
技术领域
本发明涉及图像传感器，更具体地，涉及背侧照明的图像传感器的被照明的背侧。
背景技术
通常，在互补金属氧化物半导体有源像素传感器(CMOS APS)(在下文称为CMOS图像传感器)中，光接收元件、数字控制块以及诸如模拟数字转换器的外围电路设置在芯片内的有限区域中。因此，每芯片面积的像素阵列的面积比限制在约40％。而且，由于像素尺寸大大减小以实现高质量图像，一个光接收元件可收集的光量减小且噪声增加，导致各种问题，诸如由噪声增加产生的图像损失。
发明内容
本发明的实施例涉及背侧照明的图像传感器，其中光照射基板(其为晶片)的背侧。
根据本发明的一个方面，提供一种背侧照明的图像传感器，包括：基板、设置在基板的背侧上的背侧钝化层、以及设置在背侧钝化层上的透明导电层。
根据本发明的另一个方面，提供一种背侧照明的图像传感器，包括：光接收元件，设置在第一基板中；层间绝缘层，设置在具有光接收元件的第一基板上；对准键，与光接收元件间隔开，并且穿过层间绝缘层和第一基板；多个互连层，以多层结构设置在层间绝缘层上，其中最下面的互连层的背侧连接到对准键；前侧钝化层，覆盖互连层；背侧钝化层，设置在第一基板的背侧上；透明导电层，设置在背侧钝化层上，并且连接到对准键；以及彩色滤光片和微透镜，设置在透明导电层上以面对光接收元件。
附图说明
图1示出根据本发明实施例的背侧照明的图像传感器的截面视图。
图2A至2J是描述根据本发明实施例的背侧照明的图像传感器的制造方法的截面视图。
图3示出当负电压施加到透明导电层时的能带。
图4示出当背侧钝化层为氮化硅层时的能带。
具体实施方式
本发明的实施例涉及根据本发明实施例的背侧照明的图像传感器。
参考附图，示出的层和区域的厚度被夸大以利于说明。当第一层被称为在第二层“上”或在基板“上”时，意味着第一层直接形成在第二层上或基板上，或也可意味着第三层可存在于第一层与基板之间。此外，贯穿本发明的各种实施例的相同或相似的参考标号表示不同附图中相同或相似的元件。
图1示出根据本发明实施例的背侧照明的图像传感器的截面视图。
为了简便起见，图1中仅示出CMOS图像传感器的单元像素中的光敏二极管(photodiode)和驱动晶体管的栅极电极。
参考图1，根据本发明实施例的背侧照明的图像传感器包括第二半导体图案100-3A、设置在第二半导体图案100-3A背侧上的背侧钝化层125以及设置在背侧钝化层125上的透明导电层326。
第二半导体图案100-3A包括p型导电材料(以下，第一导电材料)。第二半导体图案100-3A被掺杂以p型杂质离子，诸如周期表中的第三族元素硼(B)。第二半导体图案100-3A可包括选自由硅(Si)层、锗(Ge)层、硅锗(SiGe)层、磷化镓(GaP)层、砷化镓(GaAs)层、碳化硅(SiC)层、碳化硅锗(SiGeC)层、砷化铟(InAs)层及其堆叠结构构成的组中的一层。优选地，第二半导体图案100-3A可包括Si层。第二半导体图案100-3A可以是体基板(bulk substrate)或绝缘体上硅(SOI)层中形成在埋入绝缘层之上的基板。而且，第二半导体图案100-3A可以是设置在SOI基板上的外延层。在此实施例中，基板是SOI基板，其形成在SOI基板中的埋入绝缘层之上。
背侧钝化层125用作减反射层。背侧钝化层125是形成在光学表面上的电介质涂层。减反射层在预定的范围内减小光学表面的光反射比(lightreflection power)。通常，减小光反射比的操作原理是通过相消干涉去除从其它界面反射的光波。在最简单情况下，为垂直入射设计的减反射层包括具有单个四分之一波长层的材料。该材料的折射率接近于两个相邻介质的折射率的几何平均值。在此情况下，两个相同程度的反射产生在两个介质的界面上然后通过它们之间的相消干涉被去除。
背侧钝化层125具有折射率不同的材料被堆叠的多层结构。多层结构的层数没有限制，并且层可以在改善背侧钝化层125的反射特性的范围内被选择，背侧钝化层125包括折射率低于第二半导体图案100-3A的折射率的层。而且，当背侧钝化层125具有堆叠结构时，随着层越来越靠近第二半导体图案100-3A的背侧，层开始具有低折射率。
例如，背侧钝化层125包括第一绝缘层和第二绝缘层。第一绝缘层形成在第二绝缘层和第二半导体图案100-3A之间。第二绝缘层包括氮化物层。优选地，第二绝缘层包括氮化硅化合物。更优选地，第二绝缘层包括氮化硅层或氧氮化硅层。这里，氮化物层形成至约50nm至约500nm的厚度。第一绝缘层包括折射率低于第二绝缘层的折射率且低于第二半导体图案100-3A的折射率的材料。优选地，第一绝缘层包括氧化物层。更优选地，第一绝缘层包括氧化硅层。氧化硅层可以是选自由天然氧化硅层、生长氧化硅层以及沉积氧化硅层构成的组中的一种。这里，氧化硅层形成至约2nm至约50nm的厚度。
透明导电层126包括透明导电氧化物(TCO)。透明导电层126可以包括选自由氧化铟锡(ITO)层、氧化锌(其包括ZnO，ZO)层、氧化锡(其包括SnO，TO)层和氧化锌锡(ZTO)层构成的组中的一种。ITO层可掺杂有选自由钴(CO)、钛(Ti)、钨(W)、钼(Mo)和铬(Cr)构成的组中的一种。ZO层掺杂有选自由镁(Mg)、锆(Zr)和锂(Li)构成的组中的一种。TCO层形成至约10nm至约500nm的厚度。透明导电层126可包括多晶硅层或金属层。多晶硅层和金属层形成至薄的厚度，以将入射光透射到第二半导体图案100-3A。例如，多晶硅层形成至不大于约40nm的厚度。优选地，多晶硅层形成至约1nm至约40nm的厚度。金属层包括贵金属。例如，贵金属包括金(Au)或铂(Pt)。贵金属层形成至不大于约1nm的厚度。贵金属层可形成至约0.1nm至约1nm的厚度。
根据本发明第一实施例的背侧照明的图像传感器包括：第一基板；例如，形成在第二半导体图案100-3A中的光接收元件106；形成在第二半导体图案100-3A之上的第一层间绝缘图案108A；对准键(align key)112，与光接收元件106间隔开，并且穿过第一层间绝缘图案108A和第一半导体图案100-1A；第一至第四互连层113、116、119和122，以多层结构形成在第一层间绝缘图案108A之上，其中第一至第四互连层113、116、119和122之中的第一互连层113的背侧连接到对准键112；钝化层124，覆盖互连层113、116、119和122；背侧钝化层125，设置在第一基板的背侧上；透明导电层126，形成在第一基板的背侧上以连接到对准键112；以及彩色滤光片128和微透镜130，与设置在透明导电层126上的光接收元件106重叠。
第一基板100(参考图2A)可以是体基板、外延基板或绝缘体上硅(SOI)基板。考虑到装置特性，其中第一半导体层、埋入绝缘层和第二半导体层被堆叠的SOI基板被用作第一基板100，并且相对便宜的体基板被用作第二基板200(参考图2E)。在此发明中，第一基板100和第二基板200是SOI基板。
对准键112用作彩色滤光片128和微透镜130形成工艺期间的对准标记。提供多个对准键112。多个对准键112的背侧连接到透明导电层126。对准键112的顶表面连接到第一至第四互连层113、116、119和122之中的第一互连层113，并且对准键112将从负电压施加单元300(参考图3)施加的负电压传送到透明导电层126。对准键112可以由导电材料形成，例如，金属或合金。此外，对准键112可以形成为圆形、椭圆形或多边形(例如，三角形、矩形、五边形等)形状。对准键112的数量和尺寸(即宽度)没有限制。
根据本发明第一实施例的背侧照明的图像传感器可以包括正电压施加单元(未示出)替代负电压施加单元300，正电压施加单元施加正电压(+)到对准键112或透明导电层126以使第一基板100的背侧反型。
而且，根据本发明第一实施例的背侧照明的图像传感器还包括围绕对准键112的外壁的阻挡层(未示出)。阻挡层(未示出)可包括金属层或绝缘层。更具体地，金属层可以包括Ti/TiN层，且绝缘层可包括氮化物层(例如，氮化硅层)、氧化物层(例如，氧化硅层)或者其堆叠结构(例如，氧化物/氮化物层)。
此外，根据本发明实施例的背侧照明的图像传感器还包括多个晶体管，用于传送和放大光接收元件106的光学信号。例如，驱动晶体管包括第一基板图案100A、形成在第一基板图案100A和第一层间绝缘图案108A之间的栅极电极104、以及形成在栅极电极104两侧暴露的第一基板100中的源极和漏极区域107。
根据本发明实施例的背侧照明的图像传感器还包括负电压施加单元300。负电压施加单元300直接提供负电压到透明导电层126。负电压施加单元300也通过连接到透明导电层126的对准键112提供负电压到透明导电层126。负电压施加单元300可以形成在第二基板200中。
图4示出了背侧钝化层为氮化硅层时的能带。
参考图4，氮化硅层包括正电荷。包括正电荷的氮化硅层使暴露的半导体层的背侧反型。基板的反型背侧使表面复合和表面产生减小。表面复合的减少提高量子效率，且表面产生的减少降低暗电流泄漏。
当氮化硅层以平衡状态连接到基板(或者氧化硅层和基板)时，由于氮化硅层中的正电荷，电荷(电子)在氮化硅层与基板之间的界面处累积。因此，价带(Ev)在氮化硅层与基板之间的界面处变得进一步远离费米能级(Ef)。就是说，实现了反型状态。反型状态导致导带(Ec)变得更加接近费米能级(Ef)。当在反型状态下照射光时，产生电荷(电子)，即光电流。这导致可朝着光接收元件扩散的反型层中的甚至更多的电子以及电荷(电子)容易地流入光接收元件。就是说，界面处产生的光电流容易流入光接收元件。作为选择，正电压可被施加到透明导电层126以使背表面反型。
图3示出了对透明导电层施加负电压时的能带。
参考图3，在平衡状态下，价带(Ev)变得接近费米能级(Ef)。当负电压施加到透明导电层时，费米能级(Ef)与导带之间的电势差变高。变得难以产生电荷(电子)(即，暗电流)，因此暗电流不能流入光接收元件。当在此状态下照射光时，电荷(电子)(即光电流)被产生并且可朝着光接收元件扩散。就是说，界面处产生的光电流易于流入光接收元件。图2A至2J是用于制造根据本发明第二实施例的背侧照明的图像传感器的方法的截面视图。在此实施例中，基板是SOI基板。
根据本发明第二实施例的背侧照明的图像传感器具有其中装置晶片和操作晶片(handle wafer)200附着在一起的结构。装置晶片是诸如光敏二极管的光接收元件形成在其中以及诸如数字模块和模拟-数字转换器的外围电路形成在其中的晶片。在下面的描述中，装置晶片和操作晶片分别称为第一基板和第二基板。
参考图2A，第一基板100是SOI基板。SOI基板包括第一半导体层100-1、埋入绝缘层100-2和第二半导体层100-3。第二半导体层100-3可以掺杂具有第一导电类型或第二导电类型。例如，第二半导体层100-3掺杂具有第一导电类型。另外，埋入绝缘层100-2可以形成至约至约的厚度，并且第二半导体层100-3可形成至约1μm至约10μm的厚度。
隔离层101局部地形成在第一基板100中。尽管隔离层101可以通过浅沟道隔离(STI)工艺或硅的局部氧化(LOCOS)工艺形成，但是优选隔离层101采用有利于实现高集成密度的STI工艺形成，如图2A所示。如果执行STI工艺，则隔离层101可包括对高开口率具有良好的填充特性的高密度等离子体(HDP)层，或者HDP层和旋涂绝缘(spin on insulation，SOD)层的堆叠结构。
栅极绝缘层102和栅极导电层103形成在第一基板100上并随后被蚀刻以形成驱动晶体管的栅极电极104。同时，尽管未示出，可以形成构成CMOS图像传感器的单元像素的转移晶体管、复位晶体管以及选择晶体管的栅极电极。
间隔体(spacer)105可形成在栅极电极104的两个侧壁上。间隔体105可包括氧化物层、氮化物层或其堆叠结构。
在形成间隔体105之前，形成栅极电极104。掺杂以n型(在下文，第二导电类型)的轻掺杂漏极(LDD)区域(未示出)形成在栅极电极104两侧暴露的第一基板100中。
用作光接收元件106的光敏二极管通过离子注入工艺形成在第一基板100中。在此情况下，光接收元件106掺杂以第二导电类型。在图2A中，光敏二极管具有相对薄的掺杂剖面(doping profile)。然而，这是为了方便，掺杂剖面(深度、宽度)可以适当改变。
掺杂有第二导电类型的源极和漏极区域107形成在间隔体105两侧暴露的第一基板100中。源极和漏极区域107的掺杂浓度高于LDD区域和光接收元件106的掺杂浓度。
为了防止光接收元件106的表面噪声，掺杂有第一导电类型的掺杂区域(未示出)可以进一步形成以覆盖光接收元件106的顶表面。
尽管上面已经描述栅极电极104、间隔体105、光接收元件106以及源极和漏极区域107依次形成，但是它们的形成顺序不限于上面的实施例，而是可以根据制造工艺适当改变。
形成第一层间绝缘层108以覆盖包括栅极电极104、间隔体105、光敏二极管106以及源极和漏极区域107的第一基板100。第一层间绝缘层108可包括氧化物层，例如，氧化硅层(SiO2)。更具体地，第一层间绝缘层108可包括选自由硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、硼硅酸盐玻璃(BSG)层、未掺杂硅酸盐玻璃(USG)层、四乙基原硅酸盐(TetraEthyle Ortho Silicate，TEOS)层、HDP层及其堆叠层构成的组中的一层。此外，第一层间绝缘层108可包括诸如通过旋涂工艺沉积的旋涂电介质(SOD)层的层。
参考图2B，执行蚀刻工艺以局部蚀刻第一层间绝缘层108以形成暴露源极和漏极区域107的接触孔109。可采用干蚀刻工艺或者湿蚀刻工艺执行蚀刻工艺。优选执行干蚀刻工艺，使得可获得垂直蚀刻的表面。
第一层间绝缘层108和第一基板100被局部蚀刻。在下文，被蚀刻的第一层间绝缘层108和第一基板100分别被称为第一层间绝缘图案108A和第一基板图案100A。因而，形成从第一层间绝缘图案108A延伸到第一半导体图案100-1A的通孔110。在这一点上，多个通孔110可形成矩阵构形。
更具体地，通孔110具有约88度至约90度的垂直角度以及距离第一层间绝缘图案108A的顶表面约的深度，优选约至约的深度。更优选地，通孔110形成为距离第二半导体图案100-3A的顶表面约至约的深度。此外，通孔110具有约0.1μm至约2.0μm的临界尺寸(CD)。通孔110具有小于约1.6μm的底部宽度，优选约1.0μm至约1.6μm的底部宽度。在形成多个通孔110时，优选它们的角度、深度和宽度的偏差小于4％。此外，对通孔110的数量和形状没有限制。具体地，通孔110可形成为各种形状，例如，圆形形状或者多边形(例如，三角形、矩形、五边形、八边形等)形状。
同时，接触孔109和通孔110的形成顺序没有限制。接触孔109可以在形成通孔110之后形成。此外，接触孔109和通孔110可以在相同的等离子体蚀刻设备内原位形成。
例如，通孔110采用干蚀刻工艺在两个步骤中形成。
第一步骤是蚀刻第一层间绝缘层108。蚀刻工艺在这样的条件下执行，第一层间绝缘层108对光致抗蚀剂图案(未示出)的蚀刻选择性在5∶1至2∶1的范围，优选2.4∶1。此外，蚀刻速率在约至约的范围，优选作为蚀刻条件，压力在约100mTorr至约200mTorr的范围，以及电源功率在约100W至约2000W的范围。碳氟化合物，例如，三氟甲烷(CHF3)或四氟甲烷(CF4)，用作气源，且氩气(Ar)被进一步加至气源，以增加蚀刻速度和各向异性。CHF3的流速在约5sccm至约200sccm的范围，CF4的流速在约20sccm至约200sccm的范围，以及Ar的流速在约100sccm至约2000sccm的范围。
第二步骤是蚀刻第一基板100。在第二步骤中，蚀刻速率在约至约的范围，优选作为蚀刻条件，压力在约15mTorr至约30mTorr的范围。电源功率(例如，RF源)在约400W至约600W的范围，改善离子平直度的偏压功率在约80W至约120W的范围。六氟化硫(SF6)和O2用作气源。SF6的流速在约5sccm至约200sccm的范围，O2的流速在约1sccm至约100sccm的范围。
在第二步骤中，可以执行蚀刻工艺以蚀刻埋入绝缘层100-2的一部分或者蚀刻埋入绝缘层100-2以及第一半导体层100-1的一部分。在前者的情况下，埋入绝缘层100-2可以过蚀刻约至约在下文，被蚀刻的埋入绝缘层100-2和被蚀刻的第一半导体层100-1分别被称为埋入绝缘图案100-2A和第一半导体图案100-1A。
参考图2C，阻挡层(未示出)可形成在接触孔109(参考图2B)和通孔110(参考图2B)的内表面上。阻挡层可以包括选自由钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)层、铝硅钛氮化物(AlSiTiN)层、镍钛(Niti)层、钛硼氮化物(TiBN)层、锆硼氮化物(ZrBN)层、钛铝氮化物(TiAIN)层、二硼化钛(TiB2)层及其堆叠结构(例如，Ti/TiN层和Ta/Tan层)构成的组中的一层。为了最小化接触孔109尤其是通孔110的宽度的减小，采用具有良好台阶覆盖的原子层沉积(ALD)工艺，阻挡层形成为小于的厚度，优选约至约的厚度。此外，阻挡层可以通过金属有机化学气相沉积(MOCVD)工艺或物理气相沉积(PVD)工艺形成。
此外，阻挡层可包括氧化物层(诸如氧化硅层)、氮化物层(诸如氮化硅层)以及其堆叠结构(诸如氮化物/氧化物层)。在氮化物/氧化物层的情况下，氧化物层和氮化物层形成为衬里(liner)，从而氮化物/氧化物层具有小于的厚度。这样，通孔110宽度的减小被最小化。
接触孔109和通孔110填充有导电材料以形成第一接触插塞111和对准键112。导电材料可以包括选自由铜(Cu)、铂(Pt)、钨(W)、铝(Al)及其合金构成的组中的一种材料。导电材料不限于以上列出的材料，而是包括任何具有导电性能的金属或金属合金。当W被用作导电材料时，执行化学气相沉积(CVD)工艺或ALD工艺。当Al被用作导电材料时，采用CVD工艺。当铜(Cu)被用作导电材料时，执行电镀工艺或CVD工艺。
同时，如上所述，第一接触插塞111和对准键112可以同时形成。而且，对准键112可以在形成第一接触插塞111后形成，反之亦然。当第一接触插塞111和对准键112不同时形成时，它们可以由不同的材料形成。例如，第一接触插塞111由掺杂多晶硅形成，而对准键112由上述材料形成。
参考图2D，形成第一至第四互连层113、116、119和122、第二至第四接触插塞115、118和121、第二至第五层间绝缘层114、117、120和123。例如，第一至第四互连层113、116、119和122之中的第一互连层113的一部分电性分离且连接到第一接触插塞111，而第一互连层113的另一部分连接到对准键112。
第一至第四互连层113、116、119和122通过沉积工艺和蚀刻工艺形成。第一至第四互连层113、116、119和122由导电材料形成，例如金属或包含至少两种金属的合金。优选地，第一至第四互连层113、116、119和122由铝(Al)形成。第二至第四接触插塞115、118和121通过金属镶嵌(damascene)工艺形成在第二至第五层间绝缘层114、117、120和123中。为了电性连接垂直堆叠的第一至第四互连层113、116、119和122，第二至第四接触插塞115、118和121由导电材料形成，例如，掺杂多晶硅和金属或包含至少两种金属的合金。优选地，第二至第四接触插塞115、118和121由钨(W)形成。第二至第五层间绝缘层114、117、120和123可以包括氧化物层，选自由BPSG层、PSG层、BSG层、USG层、TEOS层、HDP层及其堆叠结构构成的组。此外，第二至第四层间绝缘层114、117和120可采用CMP工艺平坦化。
第一至第四互连层113、116、119和122以及第二至第四接触插塞115、118和121的层数和结构没有限制。互连层和接触插塞的层数和结构可以根据装置设计进行各种改变。
前侧钝化层124形成在第五层间绝缘层123之上。前侧钝化层124可以包括选自由BPSG层、PSG层、BSG层、USG层、TEOS层和HDP层构成的组中的一层。优选地，前侧钝化层124采用TEOS层或HDP层形成到约至约的厚度。此外，前侧钝化层124可包括氮化物层或者氧化物层与氮化物层的堆叠结构。
前侧钝化层124被平坦化。该平坦化工艺可以通过化学机械抛光(CMP)工艺执行。
可执行热处理以使前侧钝化层124致密化。热处理可采用炉子通过退火工艺执行。
参考图2E，通过图2A至2D的工艺制造的第一基板图案100A被接合到第二基板200。接合工艺采用一种方法执行，该方法选自由氧化物/氧化物接合、氧化物/硅接合、氧化物/金属接合、氧化物/粘接剂/氧化物接合以及氧化物/粘接剂/硅接合构成的组。
例如，氧化物/氧化物(形成在第二基板200之上)接合和氧化物/硅(硅基板)接合为采用O2或N2的等离子体处理和水处理之后使两个基板接合。除了在水处理之后将两个基板接合的方法之外，两个基板可以在采用胺(amine)的化学处理之后连接在一起。在氧化物/金属(形成在第二基板200之上)接合中，金属层可以由诸如钛(Ti)、铝(Al)或铜(Cu)的金属形成。在氧化物/粘接剂/氧化物接合以及氧化物/粘接剂/硅接合中，苯并环丁烯(BCB)可用作粘接剂构件。
参考图2F，执行背侧研磨工艺以研磨第一基板图案100A的背侧(参考图2E)。在此情况下，如果对准键112形成为穿过埋入绝缘图案100-2A，则通过执行背侧研磨工艺直到埋入绝缘图案100-2A被暴露，对准键112被暴露。在此工艺期间，埋入绝缘图案100-2A可被移除预定厚度。同时，如果对准键112形成为不穿过埋入绝缘图案100-2A，就是说，对准键112延伸进入埋入绝缘图案100-2A的预定深度，则埋入绝缘图案100-2A可被部分地或者全部移除以暴露对准键112。作为选择，埋入绝缘图案100-2A可通过分离的蚀刻工艺被蚀刻。
参考图2G，保留在第二半导体图案100-3A上的埋入绝缘图案100-2A(参考图2F)被局部移除。通过湿蚀刻工艺执行移除工艺。例如，当埋入绝缘图案100-2A包括氮化硅层时，采用缓冲氧化物蚀刻剂(BOE)或者稀释的HF(DHF)执行湿蚀刻工艺。
参考图2H，背侧钝化层125形成在移除了埋入绝缘图案100-2A(参考图2F)的第二半导体图案100-3A之上。背侧钝化层125具有折射率不同的第一绝缘层和第二绝缘层的堆叠结构。氧化硅层可以是选自由天然氧化物层、生长氧化物层和沉积氧化物层构成的组中的一种。生长的氧化物层通过干氧化工艺、湿氧化工艺和自由基离子(radical ion)氧化工艺之一形成。沉积氧化物层通过化学气相沉积(CVD)工艺形成。氧化硅层和氮化硅层分别形成至约2nm至约50nm以及约100nm至约500nm的厚度。
同时，具有多层结构的背侧钝化层125的沉积工艺可以在相同的腔室内原位执行，以获得增强的稳定性和制造工艺中减少的处理时间。如果原位工艺为不可能，则沉积工艺可以不同腔室中非原位执行。
在背侧钝化层125中，氮化硅层沉积在对准键112的背侧。然而，附加地执行回蚀刻工艺或CMP工艺，以选择性移除沉积在对准键112背侧的部分。因此，对准键112的背侧被暴露。
参考图2I，透明导电层126形成在背侧钝化层125之上。透明层126是TCO层。透明层126可包括选自由ITO层、ZO层、SnO和ZTO层构成的组中的一种。ITO层掺杂有选自由Co、Ti、W、Mo和Cr构成的组中的一种。ZO层可掺杂有选自由Mg、Zr和Li构成的组中的一种。TCO层形成至约10nm至约500nm的厚度。透明导电层126可以包括多晶硅层或金属层。多晶硅层形成至约1nm至约40nm的厚度，以使光穿透。金属层可以是金(Au)或铂(Pt)。金属层形成至约0.1nm至约1nm的厚度。
参考图2J，第一平坦化层127可形成在透明导电层126之上。第一平坦化层127可由有机材料形成。
彩色滤光片128和微透镜130形成在第一平坦化层127之上。第二平坦化层129可以形成在彩色滤光片128和微透镜130之间。第二平坦化层129可由有机材料形成。
然后，形成低温氧化物(LTO)层130以覆盖微透镜130。
第一基板图案100A和第二基板200通过封装工艺封装。封装工艺包括导线接合工艺和锯切(sawing)工艺。通过导线将衬垫(pad)接合到外部芯片来实现导线接合。通过传统技术实现穿过硅的通孔互连件112与接合衬垫(而不是透明导电氧化物)的连接。
本发明的实施例可以获得下面的效果。
首先，与典型的CMOS图像传感器(前侧照明的图像传感器)相比，光从基板(例如，半导体装置)的背侧照射的背侧照明的图像传感器可最小化光入射到光接收元件上的损耗，从而提高光接收效率。
第二，形成背侧钝化层以防止入射到基板的背侧的光被反射。因此，光接收元件的光收集效率可被提高以改善光接收效率。
第三，透明导电层形成在基板(例如，半导体层)的背侧钝化层上。负电压(-)被施加到透明导电层。因此，能够最小化暗电流的产生以及防止暗电流从基板的背侧流入光接收元件。作为选择，正电压(+)被施加到透明导电层以使背表面反型，从而防止来自基板背侧的暗电流。
第四，在采用背研磨工艺制造背侧照明的图像传感器的方法中，在研磨基板背侧的背研磨工艺之前，具有通孔形状的对准键形成在基板中，并且在背研磨工艺期间控制基板的背侧研磨目标。因此，易于控制背研磨工艺。
第五，对准键的背侧连接到透明导电层。因此，负电施加单元施加的负电压通过对准键传送到透明导电层。负电压施加单元可设置在第二基板上而不是第一基板上。封装工艺的各种设计都是可能的。
尽管本发明已关于具体实施例进行了描述，但是本发明的上述实施例并非限制性的，而是说明性的。特别是，尽管在实施例中本发明应用于CMOS图像传感器，但是本发明可应用于任何其它电荷耦合装置(CCD)、背侧照明的图像传感器或3D结构集成装置。
本领域的技术人员应当明了，在不偏离如所附权利要求限定的本发明的精神和范围的情况下，可进行各种改变和变更。

Claims (8)

1.一种用于制造背侧照明的图像传感器的方法，所述方法包括：
提供第一基板；
在所述第一基板中形成光接收元件；
靠近所述光接收元件在所述基板之上形成层间绝缘层；
分别蚀刻所述层间绝缘层和所述第一基板，形成从所述光接收元件延伸至所述第一基板的通孔；
在该通孔填充导电材料以形成对准键，该对准键与所述光接收元件间隔开并且穿过所述层间绝缘层和所述基板；
在所述层间绝缘层之上的多层结构中形成多个互连层，其中所述多层结构的金属层电性连接到所述对准键；
在所述多个互连层的前面的最外层之上形成前侧钝化层；
把经过前述步骤的所述第一基板图案接合到第二基板；
执行背侧研磨工艺以研磨第一基板图案的背侧，暴露所述对准键；
在所述第一基板的背侧上形成具有折射率不同的第一绝缘层和第二绝缘层的背侧钝化层；
选择性地移除沉积在所述对准键背侧的部分所述背侧钝化层，暴露对准键的背侧；以及
靠近所述光接收元件在所述背侧钝化层之上形成透明导电层，其中形成所述透明导电层，使得所述透明导电层电性连接到所述对准键。
2.如权利要求1所述的方法，还包括靠近所述光接收元件在所述透明导电层之上形成彩色滤光片和微透镜两者。
3.如权利要求1所述的方法，其中所述背侧钝化层包括折射率低于所述基板的折射率的层。
4.如权利要求1所述的方法，其中所述第二基板包括绝缘体上硅基板。
5.如权利要求1所述的方法，其中所述形成透明导电层包括由选自由ITO、ZO、SnO和ZTO构成的组中的材料形成所述透明导电层。
6.如权利要求5所述的方法，其中所述透明导电层包括ITO层，且其中所述方法还包括以选自由Co、Ti、W、Mo和Cr构成的杂质组中的一种杂质掺杂所述ITO层。
7.如权利要求5所述的方法，其中所述透明导电层包括ZO层，且其中所述方法还包括以选自由Mg、Zr和Li构成的杂质组中的一种杂质掺杂所述ZO层。
8.如权利要求1所述的方法，其中所述透明导电层包括多晶硅层或贵金属层。
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