JP2014042046A - 裏面照射型イメージセンサ - Google Patents

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Abstract

【課題】受光効率を改善し暗電流の発生を最小限にした裏面照射型イメージセンサを提供する。
【解決手段】第２の半導体パターン１００−３Ａに形成された受光素子１０６と、第２の半導体パターン１００−３Ａの裏面上に配置された裏面保護層１２５と、裏面保護層１２５上に配置された透明導電層１２６と、裏面研磨時に基板の裏面研磨の対象がコントロールされる位置決めキー１１２とを備え、前記位置決めキー１１２通して前記透明導電層１２６に負電圧が印加される。
【選択図】図１

Description

本発明はイメージセンサに関し、具体的には裏面照射型イメージセンサにおいて照射される裏面に関する。
ＣＭＯＳイメージセンサとも呼ばれる相補形金属酸化膜半導体能動ピクセルセンサ（Complementary Metal Oxide Semiconductor Active Pixel Sensor）（CMOS APS）において
は、一般に、受光素子と、ディジタル制御ブロックと、アナログ・ディジタル変換器といった周辺回路とが１つのチップ内の限られた領域に配置される。これにより、チップ面積に対するピクセルアレイの面積の割合は約４０％に限られることになる。また、高品質画像を実現するためにピクセルサイズは大幅に縮小されるため、１つの受光素子が収集できる光の量が減り、ノイズが増え、ノイズ増加に起因する画像欠陥などの種々の問題が生まれる。
本発明の実施形態は、光が（ウェーハである）基板の裏面に照射される裏面照射型イメージセンサに関する。
本発明の一態様によれば、基板と、この基板の裏面上に配置された裏面保護層と、この裏面保護層上に配置された透明導電層とを備えた裏面照射型イメージセンサが提供される。
本発明の別の態様によれば、第１の基板に配置された受光素子と、この受光素子を有する第１の基板上に配置された層間絶縁層と、上記受光素子から間隔をおいて配置されており、上記層間絶縁層と第１の基板とを貫通している位置決めキーと、多層構造として上記層間絶縁層上に配置された複数の相互接続層であって、最下部の相互接続層の裏面が上記位置決めキーと接続している、複数の相互接続層と、上記相互接続層を覆っている前面保護層と、上記第１の基板の裏面上に配置された裏面保護層と、上記裏面保護層上に配置されており、上記位置決めキーに接続された透明導電層と、上記受光素子と向かい合うように上記透明導電層上に配置されたカラーフィルタ及びマイクロレンズとを備えた裏面照射型イメージセンサが提供される。
本発明の一実施形態による裏面照射型イメージセンサの断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 本発明の一実施形態による裏面照射型イメージセンサを製造するための方法を説明する断面図である。 透明導電層に負電圧が印加された場合のエネルギーバンドを示す説明図である。 裏面保護層が窒化ケイ素層である場合のエネルギーバンドを示す説明図である。
本発明の実施形態は、本発明の一実施形態による裏面照射型イメージセンサに関する。
図面において、層及び領域の厚みは説明を容易にするために誇張されている場合がある。第１の層が第２の層の「上」または基板の「上」にあるという表現は、第１の層が第２の層または基板の直上に形成されていることを意味するか、あるいは第１の層と基板との間に第３の層が存在し得ることを意味する。更に、本発明の種々の実施形態全体を通して同じまたは類似の参照符号は、別の図における同じまたは類似の要素を示している。
図１は、本発明の一実施形態による裏面照射型イメージセンサの断面図である。
便宜上、図１にはＣＭＯＳイメージセンサの単位ピクセルにおける駆動トランジスタのフォトダイオード及びゲート電極のみが示されている。
図１に示しているように、本発明の上記実施形態による裏面照射型イメージセンサは、第２の半導体パターン１００−３Ａと、この第２の半導体パターン１００−３Ａの裏面上に配置された裏面保護層（backside passivation layer）１２５と、この裏面保護層１２５上に配置された透明導電層３２６とを有している。
第２の半導体パターン１００−３Ａは、ｐ型導電性材料（以下、第１の導電性材料）を有している。第２の半導体パターン１００−３Ａには、周期表における第３族に属するホウ素（Ｂ）といったｐ型不純物イオンがドープされている。第２の半導体パターン１００−３Ａは、ケイ素（Ｓｉ）層と、ゲルマニウム（Ｇｅ）層と、ケイ素・ゲルマニウム（ＳｉＧｅ）層と、リン化ガリウム（ＧａＰ）層と、ヒ化ガリウム（ＧａＡｓ）層と、炭化ケイ素（ＳｉＣ）層と、ケイ素・ゲルマニウム・カーボン（ＳｉＧｅＣ）層と、ヒ化インジウム（ＩｎＡｓ）層と、これらの積層構造とからなるグループから選択された１つの層を含み得る。好適には、第２の半導体パターン１００−３ＡはＳｉ層を含み得る。第２の半導体パターン１００−３Ａは、バルク基板か、またはシリコン・オン・インシュレータ（Silicon On Insulator）（SOI）層における埋込み絶縁層上に形成された基板とすること
ができる。また、第２の半導体パターン１００−３Ａは、ＳＯＩ基板上に配置されたエピタキシャル層であり得る。この実施形態における基板は、ＳＯＩ基板における埋込み絶縁層上に形成されたＳＯＩ基板である。
裏面保護層１２５は反射防止層として機能する。裏面保護層１２５は光学面上に形成された誘電体コーティング層である。反射防止層は、光学面の光反射のパワーを所定の範囲に減少させる。一般に、光反射のパワーの減少の原理は、他の界面から反射する波動が相殺的干渉（destructive interference）により除去されることである。最も単純な場合では、垂直入射のためにデザインされた反射防止層は、単一の四分の一波長層を有する材料
を有している。この材料の屈折率は、隣接する２つの媒体の幾何平均に近い。この場合、これら２つの媒体の界面上には同じ程度の２つの反射が生まれ、続いて両者の相殺的干渉によって除去される。
裏面保護層１２５は、異なった屈折率を有する材料が積み重ねられた多層構造を有している。この多層構造の層数に制限はなく、これらの層は裏面保護層１２５の反射特性を改善する範囲内で選択することができる。裏面保護層１２５は、第２の半導体パターン１００−３Ａより低い屈折率を有する層を含んでいる。また、裏面保護層１２５が積層構造を有している場合には、層が第２の半導体パターン１００−３Ａの裏面に近くなるにつれて、層の屈折率が低くなる。
一例として、裏面保護層１２５は第１の絶縁層と第２の絶縁層とを有している。第１の絶縁層は、第２の絶縁層と第２の半導体パターン１００−３Ａとの間に形成されている。第２の絶縁層は窒化物層を有している。好適には第２の絶縁層が窒化ケイ素化合物を含み、さらに好適には、第２の絶縁層が窒化ケイ素層またはオキシ窒化ケイ素（silicon oxy-nitride）層を含む。ここで、窒化物層は約５０ｎｍから約５００ｎｍの厚みを有するよ
うに形成されている。第１の絶縁層は、第２の絶縁層より低く、第２の半導体パターン１００−３Ａより低い屈折率を有する材料を含んでいる。好適には、第１の絶縁層が酸化物層を含み、さらに好適には第１の絶縁層が酸化ケイ素層を含む。この酸化ケイ素層は、天然酸化ケイ素層と、成長酸化ケイ素層と、蒸着酸化ケイ素層とからなるグループから選択された１つの層とすることができる。ここで、酸化ケイ素層は約２ｎｍから約５０ｎｍの厚みを有するように形成される。
透明導電層１２６は透明な導電性酸化物（Transparent Conductive Oxide, TCO）を含
んでいる。透明導電層１２６は、インジウム錫酸化物（ＩＴＯ）層と、（ＺｎＯ、ＺＯを含む）酸化亜鉛層と、（ＳｎＯ、ＴＯを含む）酸化錫層と、亜鉛錫酸化物（ＺＴＯ）層とからなるグループから選択された１つの層を含み得る。ＩＴＯ層には、コバルト（ＣＯ）と、チタン（Ｔｉ）と、タングステン（Ｗ）と、モリブデン（Ｍｏ）と、クロム（Ｃｒ）とからなるグループから選択された１つをドープすることができる。ＺＯ層には、マグネシウム（Ｍｇ）と、ジルコニウム（Ｚｒ）と、リチウム（Ｌｉ）とからなるグループから選択された１つがドープされている。ＴＣＯ層は約１０ｎｍから約５００ｎｍの厚みを有するように形成されている。透明導電層１２６は、ポリシリコン層または金属層を含むことができる。ポリシリコン層及び金属層は、入射光を第２の半導体パターン１００−３Ａに送り込むために薄い厚みとなるように形成される。例えば、ポリシリコン層は、約４０ｎｍ以下の厚みを有するように形成される。好適には、ポリシリコン層は、約１ｎｍから約４０ｎｍの厚みを有するように形成される。金属層は貴金属を含む。例えばこの貴金属は金（Ａｕ）または白金（Ｐｔ）を含む。貴金属層は、約１ｎｍ以下の厚みを有するように形成される。貴金属層は、約０．１ｎｍから約１ｎｍの厚みを有するように形成することができる。
本発明の第１の実施形態による裏面照射型イメージセンサは、第１の基板と、例えば第２の半導体パターン１００−３Ａに形成された受光素子１０６と、第２の基板パターン１００−３Ａ上に形成された第１の層間絶縁パターン１０８Ａと、受光素子１０６から間隔をおいて配置され、第１の層間絶縁パターン１０８Ａと第１の半導体パターン１００−１Ａとを貫通している位置決めキー（align key）１１２と、多層構造として第１の層間絶
縁パターン１０８Ａ上に形成された第１から第４の相互接続層１１３、１１６、１１９、１２２であって、第１から第４の相互接続層１１３、１１６、１１９、１２２のうちの第１の相互接続層１１３の裏面が位置決めキー１１２に接続されている第１から第４の相互接続層１１３、１１６、１１９、１２２と、相互接続層１１３、１１６、１１９、１２２を覆っている保護層１２４と、第１の基板の裏面上に配置された裏面保護層１２５と、位
置決めキー１１２に接続されるように第１の基板の裏面上に形成された透明導電層１２６と、透明導電層１２６上に配置された受光素子１０６とオーバーラップしているカラーフィルタ１２８及びマイクロレンズ１３０とを有している。
第１の基板１００（図２Ａ）は、バルク基板、エピタキシャル基板またはシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。デバイス特性を考慮すると、第１の半導体層と、埋込み絶縁層と、第２の半導体層とが積み重ねられたＳＯＩ基板は第１の基板１００として使用され、比較的安価なバルク基板は第２の基板２００（図２Ｅ）として使用される。本発明では、第１の基板１００及び第２の基板２００はＳＯＩ基板である。
位置決めキー１１２は、カラーフィルタ１２８及びマイクロレンズ１３０を形成するプロセスの際に位置決めのためのマークとして機能する。位置決めキー１１２は、複数設けられる。複数の位置決めキー１１２の裏面は透明導電層１２６と接続している。位置決めキー１１２の上面は、第１から第４の相互接続層１１３、１１６、１１９、１２２のうちの第１の相互接続層１１３に接続されており、位置決めキー１１２は負電圧印加ユニット３００（図３）により印加された負電圧を透明導電層１２６に伝達する。位置決めキー１１２は、導電性材料、例えば金属または合金から形成することができる。更に、位置決めキー１１２は、円形、楕円形、多角形（例えば三角形、矩形、五角形など）として形成することができる。位置決めキー１１２の数及びサイズ（幅）に制限はない。
本発明の第１の実施形態による裏面照射型イメージセンサは、第１の基板１００の裏面を反転（invert）させるために、負電圧印加ユニット３００に代えて、位置決めキー１１２または透明導電層１２６へ正電圧（＋）を印加する（図示しない）正電圧印加ユニットを含むことができる。
また、本発明の第１の実施形態による裏面照射型イメージセンサは、位置決めキー１１２の外壁を取り囲む（図示しない）障壁層を更に含む。障壁層（図示せず）は、金属層または絶縁層を含むことができる。より具体的には、金属層はＴｉまたはＴｉＮの層を含み、絶縁層は窒化ケイ素層などの窒化物層、酸化ケイ素層などの酸化物層、またはこれらの積層構造、例えば酸化物層及び窒化物層を含み得る。
本実施形態による裏面照射型イメージセンサは、受光素子１０６の光学信号を伝達及び増幅するための複数のトランジスタを更に含んでいる。例えば、駆動トランジスタは、第１の基板パターン１００Ａと、第１の基板パターン１００Ａと第１の層間絶縁パターン１０８Ａとの間に形成されたゲート電極１０４と、ゲート電極１０４の両側に露出し、第１の基板１００に形成されたソース及びドレイン領域１０７とを含む。
本実施形態による裏面照射型イメージセンサは、負電圧印加ユニット３００を更に含む。負電圧印加ユニット３００は、透明導電層１２６へ負電圧を直接的に印加する。負電圧印加ユニット３００はまた、透明導電層１２６に接続された位置決めキー１１２を介して透明導電層１２６に負電圧を印加する。負電圧印加ユニット３００は、第２の基板２００に形成することができる。
図４は、裏面保護層が窒化ケイ素層である場合のエネルギーバンドを示している。
図４を参照すると、窒化ケイ素層は正電荷を含んでいる。正電荷を含む窒化ケイ素層は、露出した半導体層の裏面を反転（invert）させる。反転した基板の裏面は、表面再結合（surface recombination）及び表面創成（surface generation）を減少させる。表面再
結合の減少は量子効率を増加させ、表面創成の減少は暗電流の漏洩を減少させる。
窒化ケイ素層が平衡状態にある基板（または酸化ケイ素層及び基板）に接続されると、窒化ケイ素層内の正電荷により窒化ケイ素層と基板との間の界面に（電子である）電荷が蓄積される。したがって、窒化ケイ素層と基板との間の界面において価電子帯（Ｅｖ）はフェルミ準位（Ｅｆ）からより遠く離れるようになる。すなわち、反転状態が達成される。反転状態は、伝導帯（Ｅｃ）がフェルミ準位（Ｅｆ）に近づくという結果をもたらす。反転状態で光が照射されると、電荷（電子）すなわち光電流が生成される。これは、受光素子に向かって拡散し得る、より多くの電子が反転層内に存在するという結果をもたらし、電荷（電子）は受光素子内に容易に流れ込む。すなわち、界面に生成された光電流は、受光素子に容易に流れ込む。あるいは、裏面を反転するために透明導電層１２６に正電圧を印加することができる。
図３は、透明導電層に負電圧が印加された場合のエネルギーバンドを示している。
図３によれば、平衡状態において価電子帯（Ｅｖ）はフェルミ準位（Ｅｆ）に近くなる。透明導電層に負電圧が印加されると、フェルミ準位（Ｅｆ）と導電帯との間の電位差が大きくなる。電荷（電子）すなわち暗電流の生成が困難になり、したがって暗電流が受光素子に流入し得ない。この状態で光が照射されると、電荷（電子）すなわち光電流が生成されて受光素子へと拡散しうる。すなわち界面において生成された光電流は、受光素子内に容易に流入する。図２Ａから図２Ｊは、本発明の第２の実施形態による裏面照射型イメージセンサを製造するための方法を示す断面図である。この実施形態においては、基板はＳＯＩ基板である。
本発明の第２の実施形態による裏面照射型イメージセンサは、デバイスウェーハ及びハンドルウェーハ２００が互いに接合された構造を有している。デバイスウェーハは、フォトダイオードといった受光素子が形成されており、またディジタルブロック及びアナログ・ディジタル変換器といった周辺回路が形成されているウェーハである。以下の説明では、デバイスウェーハ及びハンドルウェーハをそれぞれ第１の基板及び第２の基板と呼ぶ。
図２Ａを参照すると、第１の基板１００はＳＯＩ基板である。ＳＯＩ基板は、第１の半導体層１００−１と、埋込み絶縁層１００−２と、第２の半導体層１００−３とを含んでいる。第２の半導体層１００−３には、第１の導電型または第２の導電型をドープすることができる。例えば、第２の半導体層１００−３には第１の導電型をドープすることができる。更に、埋込み絶縁層１００−２は、約５００Åから約１００００Åの厚みを有するように形成することができ、第２の半導体層１００−３は、約１μｍから約１０μｍの厚みを有するように形成することができる。
絶縁層１０１は、第１の基板１００内に局所的に形成される。絶縁層１０１はシャロー・トレンチ・アイソレーション（Shallow Trench Isolation）（STI）プロセスまたはシ
リコン局所酸化（LOCal Oxidation of Silicon）（LOCOS）プロセスにより形成すること
ができるが、絶縁層１０１は図２Ａに示したように高集積密度の実現に有利なＳＴＩプロセスをにより形成することが好ましい。ＳＴＩプロセスが実行される場合には、絶縁層１０１は、高いアスペクト比のための優れた充填特性（filling characteristic）を有する高密度プラズマ（ＨＤＰ）層、あるいはＨＤＰ層とスピン・オン・インシュレーション（spin on insulation）（ＳＯＤ）層との積層構造を含み得る。
ゲート絶縁層１０２及びゲート導電層１０３は第１の基板１００上に形成され、続いて駆動トランジスタのゲート電極１０４を形成するためにエッチングされる。同時に、図示していないがＣＭＯＳイメージセンサの単位ピクセルを構成する伝達トランジスタ（transfer transistor）と、リセットトランジスタと、選択トランジスタとのゲート電極を形
成することができる。
ゲート電極１０４の両側の壁にはスペーサ１０５を形成することができる。スペーサ１０５は、酸化物層、窒化物層、またはこれらの積層構造を含み得る。
スペーサ１０５が形成される前に、ゲート電極１０４が形成される。ｎ型（以下、第２の導電型）がドープされたＬＤＤ（lightly doped drain）領域（図示せず）がゲート電
極１０４の両側面に露出するように第１の基板１００に形成される。
受光素子１０６として機能するフォトダイオードは、イオン注入プロセスを介して第１の基板１００に形成される。この場合、受光素子１０６には第２の導電型がドープされる。図２Ａにおけるフォトダイオードは、比較的薄い（thin）ドーピングプロファイルを有する。しかし、これは便宜上であって、ドーピングプロファイル（深さ、幅）は適宜変更できる。
第２の導電型がドープされたソース・ドレイン領域１０７は、スペーサ１０５の両側に露出するように第１の基板１００に形成される。ソース・ドレイン領域１０７は、ＬＤＤ領域及び受光素子１０６よりドーピング濃度が高い。
受光素子１０６の表面ノイズを防止するために、第１の導電型がドープされたドーピング領域（図示せず）は更に、受光素子１０６の上面を覆うように形成することができる。
ゲート電極１０４とスペーサ１０５と受光素子１０６とソース・ドレイン領域１０７とが順次形成されることをこれまでに説明したが、これらの形成の順序は上記の実施形態に限られず、製造方法によって適切に変更できる。
第１の層間絶縁層１０８は、ゲート電極１０４とスペーサ１０５とフォトダイオード１０６とソース・ドレイン領域１０７とを含む第１の基板１００を覆うように形成される。第１の層間絶縁層１０８は、酸化物層、例えば酸化ケイ素層（ＳｉＯ２）を含み得る。より具体的には、第１の層間絶縁層１０８は、ホウ素燐ケイ酸塩ガラス（BoroPhosphoSilicate Glass）（ＢＰＳＧ）層と、ケイ酸燐ガラス（PhosphoSilicate Glass）（ＰＳＧ）層と、ケイ酸ホウ素ガラス（BoroSilicate Glass）（ＢＳＧ）層と、アンドープ・ケイ酸塩ガラス（ＵＳＧ）層と、テトラ・エチル・オルソ・ケイ酸塩（Tetra Ethyle Ortho Silicate）（ＴＥＯＳ）層と、ＨＤＰ層と、これらの積層とからなるグループから選択された
１つの層を含み得る。更に、第１の層間絶縁層１０８は、スピン・コーティング・プロセスによって堆積したスピン・オン・ダイエレクトリック（Spin On Dielectric）（ＳＯＤ）層といった層を含み得る。
図２Ｂを参照すると、ソース・ドレイン領域１０７を露出させるコンタクトホール１０９を形成するために、第１の層間絶縁層１０８を局所的にエッチングするためのエッチングプロセスが実行される。エッチングプロセスは、乾式エッチングプロセスまたは湿式エッチングプロセスにより実行できる。垂直にエッチングされた表面が得られるように乾式エッチングプロセスを実行することが好ましい。
第１の層間絶縁層１０８及び第１の基板１００は、局所的にエッチングされる。以下、エッチングされた第１の層間絶縁層１０８及び第１の基板１００をそれぞれ、第１の層間絶縁パターン１０８Ａ及び第１の基板パターン１００Ａと呼ぶ。このようにして、第１の層間絶縁パターン１０８Ａから第１の半導体パターン１００−１Ａへと延びるビアホール１１０が形成される。この時点で複数のビアホール１１０がマトリックス構成の形に形成することができる。
より具体的には、ビアホール１１０は、鉛直角が約８８度から約９０度であり、深さが、第１の層間絶縁パターン１０８Ａの上面から約２００００Å、好適には約４０００Åから約２００００Åである。より好適には、ビアホール１１０は、深さが第２の半導体パターン１００−３Ａの上面から約１０００Å〜約１００００Åとなるように形成される。更に、ビアホール１１０は、約０．１μｍから約２．０μｍの限界寸法（ＣＤ）を有する。ビアホール１１０は、裾幅が約１．６μｍ未満、好適には約１．０μｍから約１．６μｍである。複数のビアホール１１０が形成される場合には、ビアホールの角度、深さ、幅の偏差が４％未満であることが好ましい。更に、ビアホール１１０の数及び形状に制限はない。特にビアホール１１０は、種々の形、例えば円形または多角形（例えば三角形、矩形、五角形、八角形など）として形成できる。
コンタクトホール１０９及びビアホール１１０の形成順序に制限はない。コンタクトホール１０９は、ビアホール１１０を形成した後に形成することができる。更に、コンタクトホール１０９及びビアホール１１０は、同じプラズマエッチング装置によりその場で形成することができる。
例えば、ビアホール１１０は、２つのステップにおいて乾式エッチングプロセスにより形成される。
第１のステップは、第１の層間絶縁層１０８をエッチングすることである。このエッチングプロセスは、第１の層間絶縁層１０８とフォトレジスト・パターン（図示せず）とのエッチング選択比が５：１から２：１の範囲にあり、好適には２．４：１であるという条件下で実行される。更に、エッチング速度は、約７０００Å／ｍｉｎから約８０００Å／ｍｉｎの範囲内にあり、好適には７２００Å／ｍｉｎである。エッチング条件として、圧力は約１００ｍＴｏｒｒから約２００ｍＴｏｒｒの範囲内にあり、電源電力は約１００Ｗから約２０００Ｗの範囲内にある。元となるガスとして、フッ化炭素化合物、例えばフルオロフォルム（ＣＨＦ３）またはテトラフルオロメタン（ＣＦ４）が使用され、エッチング速度と異方性とを向上させるために、元となるガスにアルゴン（Ａｒ）が更に添加される。ＣＨＦ３の流量は約５ｓｃｃｍから約２００ｓｃｃｍの範囲内にあり、ＣＦ４の流量は約２０ｓｃｃｍから約２００ｓｃｃｍの範囲内にあり、Ａｒの流量は約１００ｓｃｃｍから約２０００ｓｃｃｍの範囲内にある。
第２のステップは、第１の基板１００をエッチングすることである。第２のステップではエッチング速度は約１０００Å／ｍｉｎから約３０００Å／ｍｉｎの範囲内にあり、好適には２０００Å／ｍｉｎである。エッチング条件として、圧力は約１５ｍＴｏｒｒから約３０ｍＴｏｒｒの範囲内にある。電源電力（例えばＲＦパワー）は約４００Ｗから約６００Ｗの範囲内にあり、またイオンの真直度（straightness）を改善するためのバイアス電力は約８０Ｗから約１２０Ｗの範囲内にある。元となるガスとして、六フッ化硫黄（ＳＦ６）及びＯ２が使用される。ＳＦ６の流量は約５ｓｃｃｍから約２００ｓｃｃｍの範囲内にあり、Ｏ２の流量は約１ｓｃｃｍから約１００ｓｃｃｍの範囲内にある。
第２のステップでは、埋込み絶縁層１００−２の一部をエッチングするため、または埋込み絶縁層１００−２と第１の半導体層１００−１の一部とをエッチングするために、エッチングプロセスが実行され得る。前者の場合には、埋込み絶縁層１００−２は約１００Åから約４０００Åだけオーバーエッチングされ得る。以下、エッチングされた埋込み絶縁層１００−２及びエッチングされた第１の半導体層１００−１をそれぞれ、埋込み絶縁パターン１００−２Ａ及び第１の半導体パターン１００−１Ａと呼ぶ。
図２Ｃにおいて、コンタクトホール１０９（図２Ｂ）及びビアホール１１０（図２Ｂ）
の内面には障壁層（図示せず）を形成することができる。この障壁層は、チタン（Ｔｉ）層と、窒化チタン（ＴｉＮ）層と、タンタル（Ｔａ）層と、窒化タンタル（ＴａＮ）層と、アルミニウム・ケイ素・チタン窒化物（ＡｌＳｉＴｉＮ）層と、ニッケル・チタン（ＮｉＴｉ）層と、チタン・ホウ素窒化物（ＴｉＢＮ）層と、ジルコニウム・ホウ素窒化物（ＺｒＢＮ）層と、チタン・アルミニウム窒化物（ＴｉＡｌＮ）層と、二ホウ化チタン（ＴｉＢ２）層と、これらの積層構造、例えばＴｉ層またはＴｉＮ層とＴａ層またはＴａＮ層との積層構造とからなるグループから選択された１つの層を含むことができる。コンタクトホール１０９、特にビアホール１１０の幅の減少を最小にするために、障壁層が、優れたステップカバレージ（step coverage）を有する原子層堆積（atomic layer deposition, ALD）プロセスを使用して、１００Å未満、好適には約５０Åから約１００Åの厚みに
なるように形成される。更に障壁層は、金属有機化学蒸着（metal organic chemical vapor deposition, MOCVD）プロセスまたは物理蒸着（physical vapor deposition, PVD）プロセスによって形成することができる。
更に障壁層は、酸化物層、例えば酸化ケイ素層と、窒化物層、例えば窒化ケイ素層と、これらの積層構造、例えば窒化物及び酸化物層の積層構造とを含み得る。窒化物及び酸化物層の場合には、窒化物及び酸化物層の全体の厚みが２００Å未満となるように酸化物層と窒化物層とがライナー（liner）の形に形成される。このようにして、ビアホール１１
０の幅の減少が最小となる。
コンタクトホール１０９及びビアホール１１０には、第１のコンタクトプラグ１１１及び位置決めキー１１２を形成するための導電性材料が充填される。この導電性材料には、銅（Ｃｕ）と、白金（Ｐｔ）と、タングステン（Ｗ）と、アルミニウム（Ａｌ）と、これらの合金とからなるグループから選択された１つの材料が含まれる。この導電性材料は、上記に列挙した材料に限られず、導電性を有する任意の金属または金属合金をも含む。導電性材料としてＷを用いる場合には、化学蒸着（chemical vapor deposition, CVD）プロセスまたはＡＬＤプロセスが実行される。導電性材料としてＡｌを用いる場合には、ＣＶＤプロセスが使用される。導電性材料として銅（Ｃｕ）を用いる場合には、電気めっきプロセスまたはＣＶＤプロセスが実行される。
一方、上述したように、第１のコンタクトプラグ１１１及び位置決めキー１１２は同時に形成され得る。または、位置決めキー１１２は第１のコンタクトプラグ１１１を形成した後に形成され得るか、あるいはその逆もあり得る。第１のコンタクトプラグ１１１及び位置決めキー１１２が同時に形成されない場合には、これらを異なる材料から形成することができる。例えば、第１のコンタクトプラグ１１１は不純物がドープされたポリシリコンから形成され、位置決めキー１１２は上述の材料から形成される。
図２Ｄにおいて、第１から第４の相互接続層１１３、１１６、１１９、１２２と、第２から第４のコンタクトプラグ１１５、１１８、１２１と、第２から第５の層間絶縁層１１４、１１７、１２０、１２３とが形成されている。例えば、第１から第４の相互接続層１１３、１１６、１１９、１２２のうちの第１の相互接続層１１３の一部は第１のコンタクトプラグ１１１から電気的に切り離されており、あるいは第１のコンタクトプラグ１１１に接続されていて、第１の相互接続層１１３の別の部分は位置決めキー１１２に接続されている。
第１から第４の相互接続層１１３、１１６、１１９、１２２は、蒸着プロセス及びエッチングプロセスにより形成される。第１から第４の相互接続層１１３、１１６、１１９、１２２は、金属などの導電性材料、または少なくとも２つの金属を含有する合金から形成される。好適には、第１から第４の相互接続層１１３、１１６、１１９、１２２はアルミニウム（Ａｌ）から形成される。第２から第４のコンタクトプラグ１１５、１１８、１２
１は、ダマシン（damascene）プロセスにより第２から第５の層間絶縁層１１４、１１７
、１２０、１２３内に形成される。垂直に積み重ねられた第１から第４の相互接続層１１３、１１６、１１９、１２２を電気的に接続するために、第２から第４のコンタクトプラグ１１５、１１８、１２１が、導電性材料、例えば不純物がドープされたポリシリコン及び金属、または少なくとも２つの金属を含有する合金から形成される。好適には、第２から第４のコンタクトプラグ１１５、１１８、１２１はタングステン（Ｗ）から形成される。第２から第５の層間絶縁層１１４、１１７、１２０，１２３は、ＢＰＳＧ層と、ＰＳＧ層と、ＢＳＧ層と、ＵＳＧ層と、ＴＥＯＳ層と、ＨＤＰ層と、これらの積層構造とからなるグループから選択された酸化物層を含み得る。更に、第２から第４の層間絶縁層１１４、１１７、１２０はＣＭＰプロセスを使用して平坦にすることができる。
第１から第４の相互接続層１１３、１１６、１１９、１２２及び第２から第４のコンタクトプラグ１１５、１１８、１２１の層数及び構造に制限はない。相互接続層及びコンタクトプラグの層数及び構造は、デバイスの設計によって種々のものに変更できる。
第５の層間絶縁層１２３上には前面保護層（front side passivation layer）１２４が形成される。前面保護層１２４は、ＢＰＳＧ層と、ＰＳＧ層と、ＢＳＧ層と、ＵＳＧ層と、ＴＥＯＳ層と、ＨＤＰ層とからなるグループから選択された１つの層を含み得る。好適には、前面保護層１２４は、約１０００Åから約４００００Åの厚みとなるようにＴＥＯＳ層またはＨＤＰ層を用いて形成される。更に、前面保護層１２４は、窒化物層、または酸化物層と窒化物層との積層構造を含み得る。
前面保護層１２４は平坦化される。平坦化プロセスは、化学機械研磨（ＣＭＰ）プロセスにより実行され得る。
前面保護層１２４を圧縮（densify）するために熱処理が実行され得る。この熱処理は
、炉を使用した焼きなましプロセスにより実行され得る。
図２Ｅにおいて、図２Ａから図２Ｄのプロセスにより製造された第１の基板パターン１００Ａが第２の基板２００に接合されている。この接合プロセスは、酸化物と酸化物との接合と、酸化物とケイ素との接合と、酸化物と金属との接合と、酸化物と接着剤と酸化物との接合と、酸化物と接着剤とケイ素との接合とからなるグループから選択された１つの方法により実行される。
例えば、酸化物と（第２の基板２００上に形成された）酸化物との接合及び酸化物とケイ素（シリコン基板）との接合は、Ｏ２またはＮ２を使用したプラズマ処理と水処理との後にこれら２つの基板を接合することである。水処理の後に２つの基板を接合する方法に加えて、２つの基板はアミンを使用した化学処理の後に互いに接合することもできる。酸化物と（第２の基板２００の上に形成された）金属との接合においては、金属層はチタン（Ｔｉ）、アルミニウム（Ａｌ）または銅（Ｃｕ）といった金属から形成され得る。酸化物と接着剤と酸化物との接合及び酸化物と接着剤とケイ素との接合では、接着部材としてベンゾ・シクロ・ブテン（Benzo Cyclo Butene）（BCB）が使用され得る。
図２Ｆを参照する。第１の基板パターン１００Ａ（図２Ｅ）の裏面を研磨（grind）す
るために裏面研磨処理が行われる。この場合、埋込み絶縁パターン１００−２Ａを貫通するように位置決めキー１１２が形成されている場合には、埋込み絶縁パターン１００−２Ａが露出するまで裏面研磨処理を行うことにより位置決めキー１１２が露出する。この処理時に、埋込み絶縁パターン１００−２Ａは所定の厚さだけ除去され得る。一方で、位置決めキー１１２が埋込み絶縁パターン１００−２Ａを貫通しないように形成されている場合、すなわち位置決めキー１１２が所定の深さにわたり埋込み絶縁パターン１００−２Ａ
の内部に延びている場合には、埋込み絶縁パターン１００−２Ａは位置決めキー１１２が露出するように部分的に、または完全に除去され得る。あるいは、埋込み絶縁パターン１００−２Ａは別のエッチング処理によりエッチングすることもできる。
図２Ｇを参照する。第２の半導体パターン１００−３Ａ上に残っている埋込み絶縁パターン１００−２Ａ（図２Ｆ）は、局所的に除去される。この除去プロセスは、湿式エッチング処理により行われる。例えば、埋込み絶縁パターン１００−２Ａが窒化ケイ素層を含む場合には、湿式エッチング処理は、緩衝酸化物腐食液（Buffered Oxide Etchant）（BOE）または希釈ＨＦ（Diluted HF, DHF）を使用して行われる。
図２Ｈを参照する。埋込み絶縁パターン１００−２Ａ（図２Ｆ）が除去された第２の半導体パターン１００−３Ａの上に裏面保護層１２５が形成されている。裏面保護層１２５は、屈折率が異なる第１の絶縁層と第２の絶縁層との積層構造を有している。酸化ケイ素層は、天然酸化物層と、成長酸化物層と、蒸着酸化物層とからなるグループから選択された１つの層とすることができる。成長酸化物層は、乾式酸化プロセスと、湿式酸化プロセスと、ラジカルイオン酸化プロセスとのうちの１つにより形成される。蒸着酸化物層は、化学蒸着（ＣＶＤ）プロセスにより形成される。酸化ケイ素層及び窒化ケイ素層はそれぞれ、約２ｎｍから約５０ｎｍの厚さ及び約１００ｎｍから約５００ｎｍの厚さを有するように形成される。
一方で、多層構造を有する裏面保護層１２５の蒸着プロセスは、製造プロセスにおける更に高い安定性と処理時間の短縮とを図るために、同じチャンバ内においてその場で（in-situ）実行することができる。in-situプロセスが不可能である場合には、蒸着プロセスは異なるチャンバ内に移動して実行することができる。
裏面保護層１２５において、窒化ケイ素層は、位置決めキー１１２の裏面に蒸着される。しかし、位置決めキー１１２の裏面に蒸着された部分を選択的に除去するために、エッチ・バック・プロセスまたはＣＭＰプロセスが追加的に実行される。このようにして位置決めキー１１２の裏面が露出する。
図２Ｉにおいて、裏面保護層１２５の上に透明導電層１２６が形成されている。透明導電層１２６はＴＣＯ層である。透明層１２６は、ＩＴＯ層と、ＺＯ層と、ＳｎＯ層と、ＺＴＯ層とからなるグループから選択された１つの層を含み得る。ＩＴＯ層には、ＣＯと、Ｔｉと、Ｗと、Ｍｏと、Ｃｒとからなるグループから選択された１つがドープされる。ＺＯ層には、Ｍｇと、Ｚｒと、Ｌｉとからなるグループから選択された１つがドープされ得る。ＴＣＯ層は、約１０ｎｍから約５００ｎｍの厚みとなるように形成される。透明導電層１２６はポリシリコン層または金属層を含み得る。このポリシリコン層は、光を透過させる（light penetration）ために約１ｎｍから約４０ｎｍの厚みとなるように形成され
る。金属層は金（Ａｕ）または白金（Ｐｔ）とすることができる。金属層は約０．１ｎｍから約１ｎｍの厚みとなるように形成される。
図２Ｊにおいて、透明導電層１２６の上に第１の平坦化層（planarization layer）１
２７を形成することができる。第１の平坦化層１２７は有機材料から形成できる。
第１の平坦化層１２７の上にはカラーフィルタ１２８及びマイクロレンズ１３０が形成される。カラーフィルタ１２８とマイクロレンズ１３０との間には第２の平坦化層１２９を形成することができる。第２の平坦化層１２９は有機材料から形成できる。
続いて、マイクロレンズ１３０を覆うように低温酸化物（ＬＴＯ）層１３０が形成される。
第１の基板パターン１００Ａ及び第２の基板２００は、パッケージング・プロセスによりパッケージ化される。このパッケージング・プロセスは、ワイヤボンディング・プロセスとソーイング・プロセスとを含む。ワイヤボンディング・プロセスは、ワイヤによりパッドを外部チップと接合することにより行われる。透明な導電性酸化物ではなく、接合パッド（bonding pad）とシリコン貫通電極相互接続部（a through silicon via interconnect）１１２との接続は、従来の方法により行われる。
本発明の実施形態により下記の効果が得られる。
第１に、光が基板（例えば半導体デバイス）の裏面から照射される裏面照射型イメージセンサは、典型的なＣＭＯＳイメージセンサ（前面照射型イメージセンサ）と比較して、受光素子に入射する光の損失を最小にすることができ、それにより受光効率を向上させることができる。
第２に、基板の裏面に入射する光の反射を防止するために裏面保護層が形成される。これにより、受光素子の集光効率が向上し、受光効率を改善することができる。
第３に、基板の裏面保護層（例えば半導体層）の上に透明導電層が形成される。この透明導電層には負電圧（−）が印加される。これにより、暗電流の発生を最小限にし、基板の裏面から受光素子へと流入する暗電流を防止することができる。あるいは、基板の裏面からの暗電流を防止すべく裏面を反転（invert）させるために、透明導電層に正電圧（＋）が印加される。
第４に、裏面研磨処理を使用して裏面照射型イメージセンサを製造するための方法において、基板の裏面を研磨する裏面研磨処理の前に基板にビアホール形状を有する位置決めキーが形成され、裏面研磨時に基板の裏面研磨の対象がコントロールされる。したがって、裏面研磨処理の制御が容易になる。
第５に、位置決めキーの裏面は透明導電層に接続している。これにより、負電圧印加ユニットにより印加された負電圧は、位置決めキーを通して透明導電層に伝わる。負電圧印加ユニットは、第１の基板ではなく第２の基板上に配置することができる。パッケージング・プロセスでは種々の設計が可能である。
本発明を特定の実施形態について説明してきたが、本発明の上記実施形態は限定的なものではなく、例示的なものである。特に、本発明は上記実施形態においてＣＭＯＳイメージセンサに適用されているが、本発明は他の全ての電荷結合素子（ＣＣＤ）、裏面照射型イメージセンサ、３Ｄ（３次元）構造集積デバイスにも適用できる。
以下の特許請求の範囲に記載されているように、本発明の思想及び範囲から逸脱することなく種々の変更及び修正を行うことができることは、当業者に明らかである。

Claims (34)

  1. 基板と、
    前記基板の裏面上に配置された裏面保護層と、
    前記裏面保護層上に配置された透明導電層と
    を備えた裏面照射型イメージセンサ。
  2. 前記透明導電層が、インジウム錫酸化物（ＩＴＯ）層と、酸化亜鉛（ＺＯ）層と、酸化錫（ＳｎＯ）層と、亜鉛錫酸化物（ＺＴＯ）層とからなるグループから選択された１つである、請求項１に記載の裏面照射型イメージセンサ。
  3. 前記ＩＴＯ層には、コバルト（Ｃｏ）と、チタン（Ｔｉ）と、タングステン（Ｗ）と、モリブデン（Ｍｏ）と、クロム（Ｃｒ）とからなるグループから選択された１つがドープされている、請求項２に記載の裏面照射型イメージセンサ。
  4. 前記ＺＯ層には、マグネシウム（Ｍｇ）と、ジルコニウム（Ｚｒ）と、リチウム（Ｌｉ）とからなるグループから選択された１つがドープされている、請求項２に記載の裏面照射型イメージセンサ。
  5. 前記透明導電層が１０ｎｍから５００ｎｍの厚さとなるように形成されている、請求項１に記載の裏面照射型イメージセンサ。
  6. 前記透明導電層がポリシリコン層または金属層を有している、請求項１に記載の裏面照射型イメージセンサ。
  7. 前記ポリシリコン層が約１ｎｍから約４０ｎｍの厚さとなるように形成されている、請求項６に記載の裏面照射型イメージセンサ。
  8. 前記貴金属が金（Ａｕ）または白金（Ｐｔ）である、請求項６に記載の裏面照射型イメージセンサ。
  9. 前記貴金属が約０．１ｎｍから約１ｎｍの厚さとなるように形成されている、請求項６に記載の裏面照射型イメージセンサ。
  10. 前記裏面保護層が、屈折率が異なる材料が積み重ねられた多層構造を有している、請求項１に記載の裏面照射型イメージセンサ。
  11. 前記裏面保護層が前記基板より屈折率の低い層を含んでいる、請求項１０に記載の裏面照射型イメージセンサ。
  12. 前記裏面保護層の複数の層のうち、前記基板の裏面の近くに形成されている層ほど屈折率が低い、請求項１０に記載の裏面照射型イメージセンサ。
  13. 前記裏面保護層が、
    前記基板の裏面上に形成された第１の絶縁層と、
    前記第１の絶縁層上に形成されており、前記第１の絶縁層より屈折率が高い第２の絶縁層と
    を有している、請求項１に記載の裏面照射型イメージセンサ。
  14. 前記第１の絶縁層が酸化物層を含んでおり、前記第２の絶縁層が窒化物層を含んでいる
    、請求項１３に記載の裏面照射型イメージセンサ。
  15. 前記第１の絶縁層は１ｎｍから１０ｎｍの厚さとなるように形成されている、請求項１３に記載の裏面照射型イメージセンサ。
  16. 前記第２の絶縁層は１０ｎｍから５００ｎｍの厚さとなるように形成されている、請求項１５に記載の裏面照射型イメージセンサ。
  17. 前記基板がｐ型導電性材料を含んでいる、請求項１に記載の裏面照射型イメージセンサ。
  18. 第１の基板に配置された受光素子と、
    前記受光素子を有する前記第１の基板上に配置された層間絶縁層と、
    前記受光素子から間隔をおいて配置されており、前記層間絶縁層と前記第１の基板とを貫通している位置決めキーと、
    前記層間絶縁層上に多層構造として配置された複数の相互接続層であって、最下部の相互接続層の裏面が前記位置決めキーと接続している、複数の相互接続層と、
    前記相互接続層を覆っている前面保護層と、
    前記第１の基板の裏面上に配置された裏面保護層と、
    前記裏面保護層上に配置されており、前記位置決めキーと接続している透明導電層と、
    前記受光素子と向かい合うように前記透明導電層上に配置されたカラーフィルタ及びマイクロレンズと
    を備えた裏面照射型イメージセンサ。
  19. 前記透明導電層がＩＴＯ層と、ＺＯ層と、ＳｎＯ層と、ＺＴＯ層とからなるグループから選択された１つである、請求項１８に記載の裏面照射型イメージセンサ。
  20. 前記ＩＴＯ層には、Ｃｏと、Ｔｉと、Ｗと、Ｍｏと、Ｃｒとからなるグループから選択された１つがドープされている、請求項１９に記載の裏面照射型イメージセンサ。
  21. 前記ＺＯ層には、Ｍｇと、Ｚｒと、Ｌｉとからなるグループから選択された１つがドープされている、請求項１９に記載の裏面照射型イメージセンサ。
  22. 前記透明導電層は１０ｎｍから５００ｎｍの厚さとなるように形成されている、請求項１８に記載の裏面照射型イメージセンサ。
  23. 前記透明導電層がポリシリコン層または金属層を含んでいる、請求項１８に記載の裏面照射型イメージセンサ。
  24. 前記ポリシリコン層が１ｎｍから４０ｎｍの厚さとなるように形成されている、請求項２３に記載の裏面照射型イメージセンサ。
  25. 前記貴金属がＡｕまたはＰｔである、請求項２３に記載の裏面照射型イメージセンサ。
  26. 前記貴金属が０．１ｎｍから１ｎｍの厚さとなるように形成されている、請求項２３に記載の裏面照射型イメージセンサ。
  27. 前記裏面保護層が、屈折率の異なる材料が積み重ねられた多層構造を有している、請求項１８に記載の裏面照射型イメージセンサ。
  28. 前記裏面保護層が前記第１の基板より屈折率の低い層を含んでいる、請求項２７に記載の裏面照射型イメージセンサ。
  29. 前記第１の基板がｐ型導電性材料を含んでいる、請求項１８に記載の裏面照射型イメージセンサ。
  30. 前記位置決めキーが導電性材料から形成されている、請求項１８に記載の裏面照射型イメージセンサ。
  31. 前面保護層に接合された第２の基板を更に備えた請求項１８に記載の裏面照射型イメージセンサ。
  32. 前記第１の基板及び前記第２の基板が、バルク基板か、エピタキシャル基板か、シリコン・オン・インシュレータ（ＳＯＩ）基板かを含んでいる、請求項３１に記載の裏面照射型イメージセンサ。
  33. 前記位置決めキーに負電圧（−）を印加する負電圧印加ユニットを更に備えた請求項１８に記載の裏面照射型イメージセンサ。
  34. 前記位置決めキーに正電圧（＋）を印加する正電圧印加ユニットを更に備えた請求項１８に記載の裏面照射型イメージセンサ。
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