KR101448284B1 - 후면 조명된 이미지 센서들 - Google Patents

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Abstract

후면 조명된 이미지 센서는 기판, 기판의 후면상에 배치되는 후면 패시베이션층, 및 후면 패시베이션층상에 배치되는 투과성 도전층을 포함한다.

Description

후면 조명된 이미지 센서들 {BACKSIDE ILLUMINATED IMAGE SENSOR}
본 발명은 이미지 센서, 특히, 후면 조명된 이미지 센서의 조명된 후면과 관련된다.
일반적으로, 이하에서는 CMOS 이미지 센서로서 지칭될 수 있는 상보성 금속 산화물 반도체 능동 픽셀 센서(CMOS APS: Complementary Metal Oxide Semiconductor Active Pixel Sensor)에서, 광 수용 엘리먼트, 디지털 제어 블록, 및 아날로그-대-디지털 변환기와 같은 주변 회로는 칩 내의 제한된 영역에 정렬된다. 따라서, 칩 영역당 픽셀 어레이의 영역 비율은 약 40%로 제한된다. 또한, 픽셀 크기는 고품질 이미지들의 구현을 위해 크게 감소되기 때문에, 하나의 광 수용 엘리먼트가 수집할 수 있는 광의 양은 감소되고, 노이즈는 증가되어, 노이즈로부터 초래되는 이미지 손실과 같은 다양한 문제점들이 증가되게 된다.
본 발명의 실시예들은 후면-조명된 이미지 센서와 관련되며, 여기서 광은 (웨이퍼인) 기판의 후면을 조명한다.
본 발명의 일 양상에 따라, 기판, 상기 기판의 후면상에 배치되는 후면 패시베이션층, 및 상기 후면 패시베이션층상에 배치되는 투과성 도전층을 포함하는, 후면 조명된 이미지 센서가 제공된다.
본 발명의 다른 양상에 따라, 제1 기판에 배치되는 광 수용 엘리먼트, 상기 광 수용 엘리먼트를 갖는 상기 제1 기판상에 배치되는 층간 절연층, 상기 광 수용 엘리먼트로부터 이격되고 상기 층간 절연층 및 상기 제1 기판을 통과하는 정렬 키(key), 상기 다중층 구조물의 상기 층간 절연층상에 배치되는 다수의 상호접속층들 ― 상기 최하위 상호접속층의 후면이 상기 정렬 키에 연결됨 ― , 상기 상호접속층들을 커버하는 전면 패시베이션층, 상기 제1 기판의 후면상에 배치되는 후면 패시베이션층, 상기 후면 패시베이션층상에 배치되고 상기 정렬 키에 연결되는 투과성 도전층, 및 상기 광 수용 엘리먼트에 면하도록 상기 투과성 도전층상에 배치되는 컬러 필터 및 마이크로렌즈를 포함하는, 후면 조명된 이미지 센서가 제공된다.
도 1은 본 발명의 일 실시예에 따른 후면 조명된 이미지 센서를 예시하는 횡단면도이다.
도 2a 내지 2j는 본 발명의 일 실시예에 따른 후면 조명된 이미지 센서를 제작하기 위한 방법을 개시하는 횡단면도들이다.
도 3은 음의 전압이 투과성 도전층에 인가될 때의 에너지 대역을 도시한다.
도 4는 후면 패시베이션층이 실리콘 질화물층일 때의 에너지 대역을 보여준다.
본 발명의 실시예들은 본 발명의 일 실시예에 따른 후면 조명된 이미지 센서와 관련된다.
도면들을 참고하여, 층들 및 영역들의 조명된 두께는 설명을 용이하게 하기 위하여 과장된다. 제1 층이 제2 층"상에(on)" 또는 기판"상에" 있는 것으로 참조될 때, 이것은 제1층이 제2층 또는 기판상에 직접 형성되는 것을 의미할 수 있거나, 또는 제1층과 기판 사이에 제3 층이 존재할 수 있음을 또한 의미할 수 있다. 추가로, 본 발명의 다양한 실시예들 전반을 통한 동일하거나 유사한 참조 번호들은 상이한 도면들에서 동일하거나 유사한 엘리먼트들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 후면 조명된 이미지 센서를 예증하는 횡단면도이다.
편의를 위해 CMOS 이미지 센서의 단위 픽셀의 구동 트랜지스터의 게이트 전극 및 포토다이오드만이 도 1에 예시된다.
도 1을 참고하여, 본 발명의 실시예에 따른 후면 조명된 이미지 센서는 제2 반도체 패턴(100-3A), 제 반도체 패턴(100-3A)의 후면상에 배치되는 후면 패시베이션층(125), 및 후면 패시베이션층(125)상에 배치되는 투과성 도전층(326)을 포함한다.
제2 반도체 패턴(100-3A)은 p-타입 도전성 물질(이하에서, 제1 도전성 물질)을 포함한다. 제2 반도체 패턴(100-3A)은 주기율표에서 3족의 멤버인 붕소(B)와 같은 p-타입 불순물 이온들로 도핑된다. 제2 반도체 패턴(100-3A)은 실리콘(Si)층, 게르마늄(Ge)층, 실리콘 게르마늄(SiGe)층, 갈륨 인화물(GaP)층, 갈륨 비화물(GaAs)층, 실리콘 탄화물(SiC)층, 실리콘 게르마늄 탄소(SiGeC)층, 인듐 비화물(InAs)층, 및 이들의 적층 구조물로 이루어진 그룹으로부터 선택되는 하나의 층을 포함할 수 있다. 바람직하게, 제2 반도체 패턴(100-3A)은 Si 층을 포함할 수 있다. 제2 반도체 패턴(100-3A)은 실리콘 온 절연체(SOI) 층의 매립 절연층 위에 형성되는 기판 또는 벌크 기판일 수 있다. 또한, 제2 반도체 패턴(100-3A)은 SOI 기판상에 배치되는 에피택셜층일 수 있다. 본 실시예에서, 기판은 SOI 기판의 매립 절연층 위에 형성되는 SOI 기판이다.
후면 패시베이션층(125)은 반사방지층으로서 기능한다. 후면 패시베이션층(125)은 광학 표면 위에 형성되는 유전체 코팅층이다. 반사방지층은 미리 결정된 범위의 광학 표면의 광 반사 전력을 감소시킨다. 일반적으로, 광 반사 전력의 감소의 동작 원리는 다른 인터페이스들로부터 반사하는 파장들이 파괴적 간섭에 의하여 제거된다는 것이다. 가장 단순한 경우에, 수직 입사를 위해 설계되는 반사방지층은 1/4-파장 층을 갖는 물질을 포함한다. 물질의 굴절률은 2개의 이웃 매체의 지리학적 평균에 근접한다. 이러한 경우에, 동일한 각도(degree)의 2개의 반사물(reflection)들이 2개의 매체의 인터페이스상에 생성되고, 그 후, 이들 사이에 파괴적 간섭에 의해 제거된다.
후면 패시베이션층(125)은 상이한 굴절률들을 갖는 물질들이 적층되는 다중층 구조물을 갖는다. 다중층 구조물을 위한 층들의 개수는 제한되지 않고, 층들은 후면 패시베이션층(125)의 반사 특성들을 개선하는 범위에서 선택될 수 있다. 후면 패시베이션층(125)은 제2 반도체 패턴(100-3A)보다 낮은 굴절률을 갖는 층을 포하한다. 또한, 후면 패시베이션층(125)이 적층 구조를 가질 때, 층이 제2 반도체 패턴(100-3A)의 후면에 더 근접함에 따라, 층들은 낮은 굴절률을 갖기 시작한다.
예를 들어, 후면 패시베이션층(125)은 제1 절연층 및 제2 절연층을 포함한다. 제1 절연층은 제2 절연층과 제2 반도체 패턴(100-3A) 사이에 형성된다. 제2 절연층은 질화물층을 포함한다. 바람직하게, 제2 절연층은 실리콘 질화물 화합물을 포함한다. 보다 바람직하게, 제2 절연층은 실리콘 질화물층 또는 실리콘 산-질화물층을 포함한다. 여기서, 질화물층은 대략 50 nm 내지 대략 500 nm의 두께를 갖도록 형성된다. 제1 절연층은 제2 절연층보다 낮고 제2 반도체 패턴(100-3A)보다 낮은 굴절률을 갖는 물질을 포함한다. 바람직하게, 제1 절연층은 산화물층을 포함한다. 보다 바람직하게, 제1 절연층은 실리콘 산화물층을 포함한다. 실리콘 산화물층은 자연적 실리콘 산화물층, 성장된 실리콘 산화물층, 및 증착된 실리콘 산화물층으로 이루어진 그룹으로부터 선택된 것일 수 있다. 여기서, 실리콘 산화물층은 대략 2 nm 내지 대략 50 nm의 두께를 갖도록 형성된다.
투과성 도전층(126)은 투과성 도전성 산화물(TCO: Transparent Conductive Oxide)들을 포함한다. 투과성 도전층(126)은 인듐 주석(ITO)층, 아연 산화물(ZnO, ZO 포함)층, 주석 산화물(SnO, TO 포함)층 및 아연 주석 산화물(ZTO)층으로 이루어진 그룹으로부터 선택되는 것을 포함할 수 있다. ITO층은 코발트(CO), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo) 및 크롬(Cr)으로 이루어진 그룹으로부터 선택된 것으로 도핑될 수 있다. ZO층은 마그네슘(Mg), 지르코늄(Zr) 및 리튬(Li)으로 이루어진 그룹으로부터 선택된 것으로 도핑된다. TCO층은 대략 10 nm 내지 대략 500 nm의 두께를 갖도록 형성된다. 투과성 도전층(126)은 폴리실리콘층 또는 금속층을 포함할 수 있다. 폴리실리콘층 및 금속층은 제2 반도체 패턴(100-3A)에 입사광을 전달하기 위한 얇은 두께를 갖도록 형성된다. 예를 들어, 폴리실리콘층은 대략 40 nm 이하의 두께를 갖도록 형성된다. 바람직하게, 폴리실리콘층은 대략 1 nm 내지 대략 40 nm의 두께를 갖도록 형성된다. 금속층은 귀금속을 포함한다. 예를 들어, 귀금속은 금(Au) 또는 백금(Pt)을 포함한다. 귀금속은 대략 1 nm 이하의 두께를 갖도록 형성된다. 귀금속은 대략 0.1 nm 내지 대략 1 nm의 두께를 갖도록 형성될 수 있다.
본 발명의 제1 실시예에 따른 후면 조명된 이미지 센서는, 제1 기판, 이를테면 제2 반도체 패턴(100-3A)에 형성되는 광 수용 엘리먼트(106), 제2 기판 패턴(100-3A) 위에 형성되는 제1 층간 절연 패턴(108A), 광 수용 엘리먼트(106)로부터 이격되고 제1 층간 절연 패턴(108A) 및 제1 반도체 패턴(100-1A)을 통과하는 정렬 키(112), 다중층 구조의 제1 층간 절연 패턴(108A) 위에 형성되는 제1 내지 제4 상호접속층들(113, 116, 119 및 122) ― 제1 내지 제4 상호접속층들(113, 116, 119 및 122) 중에서 제1 상호접속층(113)의 후면은 정렬 키(112)에 연결됨 ― , 상호접속층들(113, 116, 119 및 122)을 커버하는 패시베이션층(124), 제1 기판의 후면상에 배치되는 후면 패시베이션층(125), 정렬 키(112)에 접속되도록 제1 기판의 후면상에 형성되는 투과성 도전층(126), 및 투과성 도전층(126)상에 배치되는 광 수용 엘리먼트(106)에 중첩하는 컬러 필터(128) 및 마이크로렌즈(130)를 포함한다.
제1 기판(100)(도 2a 참고)은 벌크 기판, 에피택셜 기판, 또는 실리콘-온-절연체(SOI) 기판일 수 있다. 소자 특징들을 고려하여, 제1 반도체층, 매립 절연층, 제2 반도체층이 적층되는 SOI 기판이 제1 기판(100)으로서 사용되고, 상대적으로 저렴한 벌크 기판이 제2 기판(200)으로서 사용된다(도 2e 참고). 본 발명에서, 제1 및 제2 기판들(100 및 200)은 SOI 기판들이다.
정렬 키(112)는 컬러 필터(128) 및 마이크로렌즈(130) 형성 프로세스 동안에 정렬 마크로서 기능한다. 다수의 정렬 키(112)가 제공된다. 다수의 정렬 키들(112)의 후면은 투과성 도전층(126)에 연결된다. 정렬 키(112)의 최상부 표면은 제1 내지 제4 상호접속층들(113, 116, 119 및 122) 중에 제1 상호접속층(113)에 연결되고, 정렬 키(112)는 음의 전압 인가 유닛(300)(도 3 참조)으로부터 인가되는 음의 전압을 투과성 도전층(126)에 전달한다. 정렬 키(112)는 도전성 물질, 예를 들어, 금속 또는 합금으로 형성될 수 있다. 또한, 정렬 키(112)는 원형, 타원형, 또는 다각형(삼각형, 직사각형, 팔각형 등과 같은) 형태로 형성될 수 있다. 정렬 키(112)의 개수 및 크기(폭)에 대한 제한이 존재하지 않는다.
본 발명의 제1 실시예에 따른 후면 조명된 이미지 센서는 제1 기판(100)의 후면을 반전시키기 위하여 음의 전압 인가 유닛(300) 대신에 정렬 키(112) 또는 투과성 도전층(126)에 양의 전압(+)을 인가하는 양의 전압 인가 유닛(미도시)을 포함할 수 있다.
또한, 본 발명의 제1 실시예에 따른 후면 조명된 이미지 센서는 정렬 키(112)의 외벽을 둘러싸는 배리어층(미도시)을 더 포함한다. 배리어층(미도시)은 금속층 또는 절연체층을 포함할 수 있다. 특히, 금속층은 Ti/TiN층을 포함할 수 있고, 절연체층은 질화물층, 예를 들어 실리콘 질화물층, 산화물층, 예를 들어 실리콘 산화물층, 또는 이들의 적층 구조물, 예를 들어, 산화물/질화물층을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 후면 조명된 이미지 센서는 광 수용 엘리먼트(106)의 광학 신호들을 전달하고 증폭시키기 위하여 다수의 트랜지스터들을 더 포함한다. 예를 들어, 구동 트랜지스터는 제1 기판 패턴(100A), 제 기판 패턴(100A)과 제1 층간 절연 패턴(108A) 사이에 형성되는 게이트 전극(104), 게이트 전극(104)의 양쪽 측면들 모두상에 노출되는 제1 기판(100)에 형성된 소스 및 드레인 영역들(107)을 포함한다.
본 발명의 실시예에 따른 후면 조명된 이미지 센서는 음의 전압 인가 유닛(300)을 더 포함한다. 음의 전압 인가 유닛(300)은 투과성 도전층(126)에 음의 전압을 직접 제공한다. 음의 전압 인가 유닛(300)은 또한 투과성 도전층(126)에 연결되는 정렬 키(112)를 통해 투과성 도전층(126)에 음의 전압을 제공한다. 음의 전압 인가 유닛(300)은 제2 기판(200)에 형성될 수 있다.
도 4는 후면 패시베이션층이 실리콘 질화물층일 때 에너지 대역을 도시한다.
도 4를 참고하여, 실리콘 질화물층은 음의 전하를 포함한다. 양의 전하들을 포함하는 실리콘 질화물층은 노출된 반도체층의 후면을 반전시킨다. 기판의 반전된 후면은 표면 재결합 및 표면 생성을 감소시킨다. 표면 재결합의 감소는 양자 효율을 증가시키고, 표면 생성의 감소는 음전하 누설(dark current leakage)을 감소시킨다.
실리콘 질화물층이 평형 상태에서 기판(또는 실리콘 산화물층 및 기판)에 연결될 때, (전자들인) 전하는 실리콘 질화물층의 양의 전하로 인하여 실리콘 질화물층과 기판 사이에 인터페이스에서 축적된다. 따라서, 원자가 전자대(Ev)는 실리콘 질화물층과 기판 사이의 인터페이스에서 페르미 준위(Ef)로부터 추가로 떨어지게 된다. 즉, 반전 상태가 달성된다. 반전 상태는 페르미 준위(Ef)에 가까워지는 전도대(Ec)를 초래한다. 광이 반전 상태에서 조명될 때, 전하(전자들), 즉, 광전류가 생성된다. 이것은 광 수용 엘리먼트를 향해 확산할 수 있는 반전층에 훨씬 많은 전자들을 초래하고, 전하(전자들)는 광 수용 엘리먼트로 용이하게 흐른다. 즉, 인터페이스에서 생성되는 광전류는 광 수용 엘리먼트로 용이하게 흐른다. 대안적으로, 양의 전압이 후면을 반전시키기 위하여 투과성 도전층(126)에 인가될 수 있다.
도 3은 음의 전압이 투과성 도전층에 인가될 때 에너지 대역을 도시한다.
도 3을 참고하여, 평형 상태에서, 원자가 전자대(Ev)는 페르미 준위(Ef)에 가까워진다. 음의 전압이 투과성 도전층에 인가될 때, 페르미 준위(Ef)와 전도대 사이의 전위차는 높아진다. 전하(전자들), 즉, 음전류를 생성하는 것을 어려워지고, 따라서, 음전류는 광 수용 엘리먼트로 흐를 수 없다. 광이 이러한 상태에서 조명될 때, 전하(전자들), 즉, 광전류가 생성되고, 광 수용 엘리먼트를 향해 확산할 수 있다. 즉, 인터페이스에서 생성되는 광전류는 광 수용 엘리먼트로 용이하게 흐른다. 도 2a 내지 2j는 본 발명의 제2 실시예에 따른 후면 조명된 이미지 센서를 제작하기 위한 방법의 횡단면도들이다. 이러한 실시예에서, 기판은 SOI 기판이다.
본 발명의 제2 실시예에 따른 후면 조명된 이미지 센서는 소자 웨이퍼 및 핸들 웨이퍼(200)가 함께 부착되는 구조를 갖는다. 소자 웨이퍼는 포토다이오드와 같은 광 수용 엘리먼트가 형성되고, 디지털 블록 및 아날로그-대-디지털 변기와 같은 주변 회로들이 형성되는 웨이퍼이다. 다음의 설명에서, 소자 웨이퍼 및 핸들 웨이퍼는 각각 제1 기판 및 제2 기판으로서 지칭될 것이다.
도 2a를 참고하여, 제1 기판(100)은 SOI 기판이다. SOI 기판은 제1 반도체층(100-1), 매립 절연층(100-2), 및 제2 반도체층(100-3)을 포함한다. 제2 반도체층(100-3)은 제1 도전성 타입 및 제2 도전성 타입으로 도핑될 수 있다. 예를 들어, 제2 반도체층(100-3)은 제1 도전성 타입으로 도핑된다. 또한, 매립 절연층(100-2)은 대략 500 Å 내지 대략 10,000 Å의 두께를 갖도록 형성될 수 있으며, 제2 반도체층(100-3)은 대략 1 μm 내지 대략 10 μm의 두께를 갖도록 형성될 수 있다.
절연층(101)은 제1 기판(100)에 국부적으로 형성된다. 절연층(101)은 얕은 트렌치 절연(STI: Shallow Trench Isolation) 프로세스 또는 실리콘의 로컬 산화(LOCOS: LOCaI Oxidation of Silicon) 프로세스를 통해 형성될 수 있으나, 절연층(101)은 도 2a에 예시되는 바와 같이 고 직접도의 실현에 바람직한 STI 프로세스를 사용하여 형성되는 것이 바람직하다. STI 프로세스가 수행되는 경우, 절연층(101)은 고 종횡비를 위한 우수한 충진 특성, 또는 HDP층 또는 스핀 온 절연체(SOD:spin on insulation)층의 적층 구조를 갖는 고밀도 플라즈마(HDP: High Density Plasma)층을 포함할 수 있다.
게이트 절연층(102) 및 게이트 도전층(103)이 제1 기판(100) 위에 형성되고, 그 후 구동 트랜지스터의 게이트 전극(104)을 형성하기 위하여 에칭된다. 동시에, 도시되지 않았으나, CMOS 이미지 센서의 단위 픽셀을 구성하는 전송 트랜지스터, 리셋 트랜지스터, 및 선택 트랜지스터의 게이트 전극들이 형성될 수 있다.
스페이서(105)는 게이트 전극(104)의 양 측벽들상에 형성될 수 있다. 스페이서들(105)은 산화물층, 질화물층, 또는 이들의 적층 구조를 포함할 수 있다.
스페이서들(105)이 형성되기 이전에, 게이트 전극(104)이 형성된다. n-타입(이하에서, 제2 도전성 타입)으로 도핑되는 약하게 도핑된 드레인(LDD: lightly doped drain) 영역(미도시)이 게이트 전극(104)의 양 측면들상에 노출되어 제1 기판(100)에 형성된다.
광 수용 엘리먼트(106)로서 기능하는 포토다이오드가 이온 주입 프로세스를 통해 제1 기판(100)에 형성된다. 이러한 경우에, 광 수용 엘리먼트(106)는 제2 도전성 타입으로 도핑된다. 포토다이오드는 도 2a의 상대적으로 얇은 도핑 프로파일을 갖는다. 그러나, 이것은 편의를 위한 것이며, 도핑 프로파일(깊이, 폭)은 적절히 변화될 수 있다.
제2 도전성 타입으로 도핑되는 소스 및 드레인 영역들(107)은 스페이서들(105)의 양쪽 측면들상에 노출되어 제1 기판(100)에 형성된다. 소스 및 드레인 영역들(107)은 LDD 영역 및 광 수용 엘리먼트(105)보다 더 높은 도핑 농도를 갖는다.
광 수용 엘리먼트(106)의 표면 노이즈를 방지하기 위하여, 제1 도전성 타입으로 도핑되는 도핑 영역(미도시)은 광 수용 엘리먼트(106)의 최상부 표면을 커버하기 위하여 추가로 형성될 수 있다.
게이트 전극(104), 스페이서들(105), 광 수용 엘리먼트(106) 및 소스 및 드레인 영역들(107)이 순차적으로 형성되는 것으로 상기 설명되었으나, 이들의 형성 순서는 상기 실시예로 제한되지 않고, 제작 프로세스들에 따라 적절히 변화될 수 있다.
제1 층간 절연층(108)은 게이트 전극(104), 스페이서들(105), 포토다이오드(106), 및 소스 및 드레인 영역(107)를 포함하는 제1 기판(100)을 커버하도록 형성된다. 제1 층간 절연층(108)은 산화물층, 예를 들어, 실리콘 산화물층(SiO2)을 포함할 수 있다. 특히, 제1 층간 절연층(108)은 보로포스포실리케이트 글래스(BPSG: BoroPhosphoSilicate Glass)층, 포스포실리케이트 글래스(PSG:PhosphoSilicate Glass)층, 보로실리케이트 글래스(BSG: BoroSilicate Glass)층, 비-도핑된 실리케이트 글래스(USG:Un-doped Silicate Glass)층, 테트라 에틸 오르토 실리케이트(TEOS: Tetra Ethyle Ortho Silicate)층, HDP 층, 이들의 적층된 층으로 이루어진 그룹으로부터 선택되는 하나의 층을 포함할 수 있다. 또한, 제1 층간 절연층(108)은 스핀 코팅 프로세스에 의하여 증착되는 스핀 온 유전체(SOD: Spin On Dielectric)층과 같은 층을 포함할 수 있다.
도 2b를 참고하여, 소스 및 드레인 영역들(107)을 노출시키는 콘택 홀(109)을 형성하기 위하여 제1 층간 절연층(108)을 국부적으로 에칭하기 위해 에치 프로세스가 수행된다. 에치 프로세스는 건식 에치 프로세스 또는 습식 에치 프로세스를 사용하여 수행될 수 있다. 수직으로 에칭된 표면이 획득될 수 있도록 건식 에칭 프로세스를 수행하는 것이 바람직하다.
제1 층간 절연층(108) 및 제1 기판(100)은 국부적으로 에칭된다. 이하에서, 에칭된 제1 층간 절연층(108) 및 제1 기판(100)은 각각 제1 층간 절연 패턴(108A) 및 제1 기판 패턴(100A)으로 불린다. 따라서, 제1 층간 절연 패턴(108A)으로부터 제1 반도체 패턴(100-1A)으로 연장되는 비아 홀(110)이 형성된다. 이때에, 다수의 비아 홀들(110)이 매트릭스 구성으로 형성될 수 있다.
특히, 비아 홀(110)은 대략 88 도 내지 대략 90 도의 수직각 및 제1 층간 절연 패턴(108A)의 최상부 표면으로부터 대략 20,000 Å, 바람직하게는 대략 4,000 Å 내지 대략 20,000 Å의 깊이를 갖는다. 보다 바람직하게, 비아 홀(110)은 제2 반도체 패턴(100-3A)의 최상부 표면으로부터 대략 1,000 Å 내지 대략 10,000 Å의 깊이로 형성된다. 또한, 비아 홀(110)은 대략 0.1 μm 내지 대략 2.0 μm의 임계 치수(CD)를 갖는다. 비아 홀(110)은 대략 1.6 μm 미만, 바람직하게는 대략 1.0 μm 내지 대략 1.6 μm의 바닥부 폭을 갖는다. 다수의 비아 홀들(110)이 형성될 때, 그들의 각도들, 깊이들 및 폭들의 편차는 4% 미만인 것이 바람직하다. 추가로, 비아 홀(110)의 개수 및 형태에 대한 제한은 없다. 특히, 비아 홀(110)은 다양한 형태들, 예를 들어, 원형 또는 다각(삼각, 직사각, 오각, 팔각 등) 형태로 형성될 수 있다.
한편, 콘택 홀(109) 및 비아 홀(110)의 형성 순서에 대한 제한은 없다. 콘택 홀(109)은 비아 홀(110)을 형성한 이후에 형성될 수 있다. 또한, 콘택 홀(109) 및 비아 홀(110)은 동일한 플라즈마 에칭 장치 내에 인-시튜로 형성될 수 있다.
예를 들어, 비아 홀(110)은 2 단계로 건식 에칭 프로세스를 사용하여 형성된다.
제1 단계는 제1 층간 절연층(108)을 에칭하는 것이다. 에칭 프로세스는 제1 층간 절연층(108) 대 포토레지스트 패턴(미도시)의 에치 선택도가 5 : 1 내지 2 : 1, 바람직하게는 2.4 : 1의 범위인 조건들 하에서 수행된다. 또한, 에치 레이트는 대략 7,000 Λ/min 내지 대략 8,000 Å/min, 바람직하게는 7,200 Å/min의 범위에 있다. 에칭 조건들로서, 압력은 대략 100 mTorr 내지 대략 200 mTorr의 범위에 있고, 소스 전력은 대략 100 W 내지 대략 2,000 W의 범위에 있다. 탄소 불소 화합물, 예를 들어, 플루오로포름(CHF3) 또는 테트라플루오로메탄(CF4)은 소스 가스로서 사용되고, 아르곤(Ar)이 에칭 속도 및 비등방성을 증가시키기 위하여 소스 가스에 추가로 부가된다. CHF3의 유량은 대략 5 sccm 내지 대략 200 sccm의 범위이고, CF4의 유량은 대략 20 sccm 내지 대략 200 sccm의 범위이며, Ar의 유량은 대략 100 sccm 내지 대략 2,000 sccm의 범위이다.
제2 단계는 제1 기판(100)을 에칭하는 것이다. 제2 단계에서, 에치 레이트는 대략 1,000 λ/min 내지 대략 3,000 Å/min, 바람직하게는 2,000 Å/min의 범위이다. 에칭 조건들로서, 압력은 대략 15 mTorr 내지 대략 30 mTorr의 범위이다. 소스 전력(예를 들어, RF 전력)은 대략 400 W 내지 대략 600 W의 범위이고, 이온들의 직진도(straightness)를 개선하기 위한 바이어스 전력은 대략 80 W 내지 대략 120 W의 범위이다. 황 헥사플루오르화물(SF6) 및 O2가 소스 가스로서 사용된다. SF6의 유량은 대략 5 sccm 내지 대략 200 sccm의 범위이고, O2의 유량은 대략 1 sccm 내지 대략 100 sccm의 범위이다.
제2 단계에서, 에치 프로세스는 매립 절연층(100-2)의 일부를 에칭하거나 또는 매립 절연층(100-2) 및 제1 반도체층(100-1)의 일부를 에칭하기 위하여 수행될 수 있다. 전자의 경우에, 매립 절연층(100-2)은 대략 100 Å 내지 대략 4,000 Å만큼 과도하게 에칭될 수 있다. 이하에서, 에칭된 매립 절연층(100-2) 및 에칭된 제1 반도체층(100-1)은 각각 매립 절연 패턴(100-2A) 및 제1 반도체 패턴(100-1A)으로 불린다.
도 2c를 참고하여, 배리어층들(미도시)은 비아 홀(110)(도 2b 참고) 및 콘택 홀(109)(도 2b 참고)의 내부 표면들상에 형성될 수 있다. 배리어층은 티타늄(Ti)층, 티타늄 질화물(TiN)층, 탄탈룸(Ta)층, 탄탈룸 질화물(TaN)층, 알루미늄 실리콘 티타늄 질화물(AlSiTiN)층, 니켈 티타늄(Niti)층, 티타늄 붕소 질화물(TiBN)층, 지르코늄 붕소 질화물(ZrBN)층, 티타늄 알루미늄 질화물(TiAlN)층, 티타늄 다이보라이드(TiB2)층, 및 이들의 적층 구조물, 예를 들어, Ti/TiN 층 및 Ta/Tan 층으로 이루어진 그룹으로부터 선택되는 하나의 층을 포함할 수 있다. 콘택 홀(109), 특히 비아 홀(110)의 폭의 감소를 최소화시키기 위하여, 배리어층은 우수한 단계 커버리지를 갖는 원자층 증착(ALD) 프로세스를 사용하여 100 Å 미만, 바람직하게는 대략 50 Å 내지 대략 100 Å의 두께로 형성된다. 또한, 배리어층은 금속 유기 화학 기상 증착(MOCVD: metal organic chemical vapor deposition) 프로세스 또는 물리 기상 증착(PVD: physical vapor deposition) 프로세스를 통해 형성될 수 있다.
추가로, 배리어층은 배리어층은 산화물층, 예컨대 실리콘 산화물층, 질화물층, 예컨대 실리콘 질화물층, 및 이들의 적층 구조물, 예컨대 질화물/산화물층을 포함할 수 있다. 질화물/산화물층의 경우에, 산화물층 및 질화물층은 질화물/산화물층이 200 Å 미만의 전체 두께를 갖도록 라이너에 형성된다. 이러한 방식으로, 비아 홀(110)의 폭의 감소는 최소화된다.
콘택 홀(109) 및 비아 홀(110)은 제1 콘택 플러그(111) 및 정렬 키(112)를 형성하기 위하여 도전성 물질로 충진된다. 도전성 물질은 구리(Cu), 백금(Pt), 텅스틴(W), 알루미늄(Al) 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 하나의 물질을 포함할 수 있다. 도전성 물질은 상기 열거된 물질들로 제한되지 않으나, 도전성 특성들을 갖는 임의의 금속 또는 금속 합금을 포함한다. W가 도전성 물질로서 사용될 때, 화학 기상 증착(CVD) 프로세스 또는 ALD 프로세스가 수행된다. Al이 도전성 물질로서 사용될 때, CVD 프로세스가 사용된다. 구리(Cu)가 도전성 물질로서 사용될 때, 전기도금 프로세스 또는 CVD 프로세스가 수행된다.
상기 개시되는 바와 같이, 제1 콘택 플러그(111) 및 정렬 키(112)는 동시에 형성될 수 있다. 또한, 정렬 키(112)는 제1 콘택 플러그(111)를 형성한 이후에 형성될 수 있으며, 또는 반대로 형성하기 이전에 형성될 수도 있다. 제1 콘택 플러그(111) 및 정렬 키(112)가 동시에 형성되지 않을 대, 이들은 상이한 물질들로 형성될 수 있다. 예를 들어, 제1 콘택 플러그(111)는 불순물-도핑된 폴리실리콘으로 형성되고, 정렬 키(112)는 상기 개시되는 물질로 형성된다.
도 2d를 참고하여, 제1 내지 제4 상호접속층들(113, 116, 119 및 122), 제2 내지 제4 콘택 플러그들(115, 118 및 121), 제2 내지 제5 층간 절연층들(114, 117, 120 및 123)이 형성된다. 예를 들어, 제1 내지 제4 상호접속층들(113, 116, 119 및 122) 중에서 제1 상호접속층(113)의 일부가 제1 콘택 플러그(111)로부터 전기적으로 분리되고 제1 콘택 플러그(111)에 연결되며, 제1 상호접속층(113)의 다른 부분이 정렬 키(112)에 연결된다.
제1 내지 제4 상호접속층들(113, 116, 119 및 122)은 증착 프로세스 및 에칭 프로세스를 통해 형성된다. 제1 내지 제4 상호접속층들(113, 116, 119 및 122)은 도전성 물질, 예를 들어, 금속 또는 적어도 2개의 금속들을 함유하는 합금으로 형성된다. 바람직하게, 제1 내지 제4 상호접속층들(113, 116, 119 및 122)은 알루미늄(Al)으로 형성된다. 제2 내지 제4 콘택 플러그들(115, 118 및 121)은 다마신 프로세스를 통해 제2 내지 제5 층간 절연층들(114, 117, 120 및 123)에 형성된다. 수직으로 적층되는 제1 내지 제4 상호접속층들(113, 116, 119 및 122)을 전기적으로 접속시키기 위하여, 제2 내지 제4 콘택 플러그들(115, 118 및 121)은 도전성 물질, 예를 들어, 불순물-도핑된 폴리실리콘 및 금속, 또는 적어도 2개의 금속들을 함유하는 합금으로 형성된다. 바람직하게, 제2 내지 제4 콘택 플러그들(115, 118 및 121)은 텅스텐(W)으로 형성된다. 제2 내지 제5 층간 절연층들(114, 117, 120 및 123)은 BPSG층, PSG층, BSG층, USG층, TEOS층, HDP층, 및 이들의 적층 구조물로 이루어진 그룹으로부터 선택되는 산화물층을 포함할 수 있다. 또한, 제2 내지 제4 층간 절연층들(114, 117 및 120)은 CMP 프로세스를 사용하여 평탄화될 수 있다.
제1 내지 제4 상호접속층들(113, 116, 119 및 122) 및 제2 내지 제4 콘택 플러그들(115, 118 및 121)의 층 개수 및 구조에 대한 제한은 존재하지 않는다. 상호접속층들 및 콘택 플러그들의 층 개수 및 구조는 소자 설계에 따라 다양하게 변화될 수 있다.
전면 패시베이션층(124)은 제5 층간 절연층(123) 위에 형성된다. 전면 패시베이션층(124)은 BPSG층, PSG층, BSG층, USG층, TEOS층, 및 HDP층으로 이루어진 그룹으로부터 선택되는 하나의 층을 포함할 수 있다. 바람직하게, 전면 패시베이션층(124)은 TEOS층 또는 HDP층을 사용하여 대략 1,000 Å 내지 대략 40,000 Å의 두께로 형성된다. 또한, 전면 패시베이션층(124)은 질화물층 또는 산화물층 및 질화물층의 적층 구조물을 포함할 수 있다.
전면 패시베이션층(124)은 평탄화된다. 평탄화 프로세스는 화학 기계적 연마(CMP) 프로세스를 통해 수행될 수 있다.
열적 처리는 전면 패시베이션층(124)을 치밀화(densify)하기 위하여 수행될 수 있다. 열적 처리는 퍼니스를 사용하여 어닐링 프로세스를 통해 수행될 수 있다.
도 2e를 참고하여, 도 2a 내지 2d의 프로세스들을 통해 제작되는 제1 기판 패턴(100A)은 제2 기판(200)에 결합된다. 결합 프로세스는 산화물/산화물 결합, 산화물/실리콘 결합, 산화물/금속 결합, 산화몰/접착제/산화물 결합, 및 산화물/접착제/실리콘 결합으로 이루어진 그룹으로부터 선택되는 하나의 방법을 사용하여 수행된다.
예를 들어, 산화물/산화물(제2 기판(200) 위에 형성됨) 결합 및 산화물/실리콘(실리콘 기판) 결합은 O2 또는 N2를 사용하는 플라즈마 처리 및 수 처리(water treatment) 이후에 2개의 기판들을 결합하는 것이다. 수 처리 이후에 2개의 기판들을 결합하는 방법 이외에, 2개의 기판들은 아민을 사용하는 화학 처리 이후에 함께 결합될 수 있다. 산화물/금속(제2 기판(200) 위에 형성됨) 결합에서, 금속층은 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)와 같은 금속으로 형성될 수 있다. 산화물/접착제/산화물 결합 및 산화물/접착제/실리콘 결합에서, 벤조 시클로 부틴(BCB)이 접착 부재로서 사용될 수 있다.
도 2f를 참고하여, 백 그라인딩(back grinding) 프로세스는 제1 기판 패턴(100A)의 후면을 그라인딩하기 위하여 수행된다(도 2e 참고). 이러한 경우에, 정렬 키(112)기 매립 절연 패턴(100-2A)을 통과하도록 형성된다면, 정렬 키(112)는 매립 절연 패턴(100-2A)이 노출될 때가지 백 그라인딩 프로세스를 수행함으로써 노출된다. 이러한 프로세스 동안에, 매립 절연 패턴(100-2A)은 미리 결정된 두께만큼 제거될 수 있다. 한편, 정렬 키(112)가 매립 절연 패턴(100-2A)을 통과하지 않도록 형성된다면, 즉, 정렬 키(112)가 미리 결정된 깊이만큼 매립 절연 패턴(100-2A)으로 연장된다면, 매립 절연 패턴(100-2A)은 정렬 키(112)를 노출시키기 위하여 부분적으로 또는 완전히 제거될 수 있다. 대안적으로, 매립 절연 패턴(100-2A)은 개별적인 에치 프로세스를 통해 에칭될 수 있다.
도 2g를 참고하여, 제2 반도체 패턴(100-3A)상에 남아있는 매립 절연 패턴(100-2A)(도 2f 참고)은 국부적으로 제거된다. 제거 프로세스는 습식 에치 프로세스를 통해 수행된다. 예를 들어, 매립 절연 패턴(100-2A)이 실리콘 질화물층을 포함할 때, 습식 에치 프로세스는 버퍼링된 산화물 에칭제(BOE: Buffered Oxide Etchant) 또는 희석된 HF(DHF)를 사용하여 수행된다.
도 2h를 참고하여, 후면 패시베이션층(125)은 매립 절연 패턴(100-2A)(도 2f 참고)이 제거되는 제2 반도체 패턴(100-3A) 위에 형성된다. 후면 패시베이션층(125)은 상이한 굴절률들을 갖는 제1 절연층 및 제2 절연층의 적층 구조를 갖는다. 실리콘 산화물층은 자연적 산화물층, 성장된 산화물층, 및 증착 산화물층으로 이루어진 그룹으로부터 선택된 것일 수 있다. 성장된 산화물층은 건식 산화 프로세스, 습식 산화 프로세스, 및 방사 이온 산화 프로세스 중 하나를 통해 형성된다. 증착 산화층은 화학 기상 증착(CVD) 프로세스를 통해 형성된다. 실리콘 산화물층 및 실리콘 질화물층은 각각 대략 2 nm 내지 대략 50 nm 및 대략 100 nm 내지 대략 500 nm의 두께를 갖도록 형성된다.
한편, 다중층 구조를 갖는 후면 패시베이션층(125)의 증착 프로세스는 제작 프로세스의 증가된 안정성 및 감소된 프로세싱 시간을 획득하기 위하여 동일한 챔버 내에서 인-시튜로 수행될 수 있다. 인-시튜 프로세스가 불가능하다면, 증착 프로세스는 상이한 챔버에서 엑스-시튜(ex-situ)로 수행될 수 있다.
후면 패시베이션층(125)에서, 실리콘 질화물층은 정렬 키(112)의 후면상에 증착된다. 그러나, 에치-백 프로세스 또는 CMP 프로세스는 정렬 키(112)의 후면상에 증착되는 일부분을 선택적으로 제거하기 위하여 부가적으로 수행된다. 따라서, 정렬 키(112)의 후면이 노출된다.
*도 2i를 참고하여, 투과성 도전층(126)이 후면 패시베이션층(125) 위에 형성된다. 투과성 층(126)은 TCO층이다. 투과성 층(126)은 ITO층, ZO층, SnO 및 ZTO층으로 이루어진 그룹으로부터 선택된 것을 포함할 수 있다. ITO층은 CO, Ti, W, Mo, 및 Cr로 이루어진 그룹으로부터 선택된 것으로 도핑된다. ZO층은 Mg, Zr, 및 Li로 이루어진 그룹으로부터 선택된 것으로 도핑될 수 있다. TCO층은 대략 10 nm 내지 대략 500 nm의 두께를 갖도록 형성된다. 투과성 도전층(126)은 폴리실리콘층 또는 금속층을 포함할 수 있다. 폴리실리콘층은 광 투과를 위해 대략 1 nm 내지 대략 40 nm의 두께를 갖도록 형성된다. 금속층은 금(Au) 또는 백금(Pt)일 수 있다. 금속층은 대략 0.1 nm 내지 대략 1 nm의 두께를 갖도록 형성된다.
도 2j를 참고하여, 제1 평탄화층(127)은 투과성 도전층(126) 위에 형성될 수 있다. 제1 평탄화층(127)은 유기 물질로 형성될 수 있다.
컬러 필터(128) 및 마이크로렌즈(130)는 제1 평탄화층(127) 위에 형성된다. 제2 평탄화층(129)은 컬러 필터(128)와 마이크로렌즈(130) 사이에 형성될 수 있다. 제2 평탄화층(129)은 유기 물질로 형성될 수 있다.
그 후, 저온 산화물(LTO: low temperature oxide)층(130)이 마이크로렌즈(130)를 커버하기 위하여 형성된다.
제1 기판 패턴(100A) 및 제2 기판(200)은 패키징 프로세스에 의하여 패키징된다. 패키징 프로세스는 와이어 결합 프로세스 및 쏘잉(sawing) 프로세스를 포함한다. 와이어 결합은 와이어를 통해 외부 칩에 패드를 결합함으로써 달성된다. 투과성 도전성 산화물보다는 결합 패드로의 상호접속부(112)를 통한 실리콘 관통 연결이 종래의 기술들에 의하여 달성된다.
예를 들어, 복수의 상호접속층들(113, 116, 119 및 122) 중 적어도 하나로부터 정렬 키(112)로의 경로를 의미하기 위해 제 1 전기적 도전 경로가 사용될 수 있고, 복수의 상호접속층들(113, 116, 119 및 122) 중 적어도 하나로부터 전압 인가 유닛(300)으로의 경로를 의미하기 위해 제 2 전기적 도전 경로가 사용될 수 있고, 복수의 상호접속층들(113, 116, 119 및 122) 중 적어도 하나로부터 전압 인가 유닛(300)의 음의 전압 출력으로의 경로를 의미하기 위해 제 2 전기적 결합 경로가 사용될 수 있고, 제 1 전기적 도전 경로, 제 2 전기적 도전 경로, 및 경로 키(110)를 포함하는 경로를 의미하기 위해 제 3 전기적 도전 경로가 사용될 수 있다.
본 발명의 실시예들은 하기의 효과들을 달성할 수 있다.
첫째로, 통상적인 CMOS 이미지 센서(전면 조명된 이미지 센서)와 비교하여, 기판(예를 들어, 반도체 소자)의 후면으로부터 광이 조명되는 후면 조명된 이미지 센서는 광 수용 엘리먼트로 입사하는 광의 손실을 최소화시킬 수 있어, 광 수용 효과를 증가시킨다.
둘째로, 후면 패시베이션층은 기판의 후면으로 입사하는 광의 반사를 방지하기 위하여 형성된다. 따라서, 광 수용 엘리먼트의 광 수집 효율은 광 수용 효율을 개선하기 위하여 증가될 수 있다.
셋째로, 투과성 도전층은 기판(예를 들어, 반도체층)의 후면 패시베이션층상에 형성된다. 음의 전압 (-)은 투과성 도전층에 인가된다. 따라서, 암전류의 생성을 최소화하고 기판의 후면으로부터의 암전류가 광 수용 엘리먼트로 흐르는 것을 방지하는 것이 가능하다. 대안적으로 양의 전압 (+)은 기판의 후면으로부터의 암전류를 방지하기 위하여 후면을 반전시키기 위해 투과성 도전층에 인가된다.
넷째로, 백 그라인딩 프로세스를 사용하여 후면 조명된 이미지 센서를 제작하기 위한 방법에서, 비아 홀 형태를 갖는 정렬 키가 기판의 후면을 그라인딩하는 백 그라인딩 프로세스 이전에 기판에 형성되고, 기판의 후면 그라인딩 타겟이 백 그라인딩 프로세스 동안에 제어된다. 따라서, 백 그라인딩 프로세스의 제어가 용이해진다.
다섯번째로, 정렬 키의 후면이 투과성 도전층에 연결된다. 따라서, 음의 인가 유닛에 의하여 인가되는 음의 전압이 정렬 키를 통해 투과성 도전층에 전달된다. 음의 전압 인가 유닛은 제1 기판이 아닌 제2 기판상에 배치될 수 있다. 다양한 설계들이 패키징 프로세스에서 가능하다.
특정 실시예들에 관련하여 본 발명이 설명되었으나, 본 발명의 상기 실시예들은 제한이 아닌 예시를 위한 것이다. 특히, 본 발명이 실시예에서 CMOS 이미지에 적용되었으나, 본 발명은 임의의 다른 전하 결합 소자(CCD), 후면조명된 이미지 센서들, 또는 3D 구조 집적 소자들로 적용될 수 있다.
본 기술분야의 당업자들에게는 하기의 청구항들에 정의되는 바와 같은 본 발명의 정신 및 범위를 벗어나지 않고 다양한 변화들 및 변형들이 이루어질 수 있다는 것이 명백할 것이다.

Claims (20)

  1. 후면 조명된 이미지 센서를 제작하기 위한 방법으로서,
    기판에 광 수용 엘리먼트를 형성하는 단계;
    상기 기판 위에 패터닝된 층 구성을 형성하는 단계 ― 상기 패터닝된 층 구성은 상호접속층 및 층간 절연층을 포함함 ―;
    상기 광 수용 엘리먼트로부터 이격되고 상기 기판 및 상기 층간 절연층을 통과하는 정렬 키를 형성하는 단계 ― 상기 상호접속층은 상기 정렬 키와 전기적으로 결합됨 ―;
    상기 기판 위에 후면 패시베이션층을 형성하는 단계; 및
    상기 광 수용 엘리먼트에 근접하여 상기 후면 패시베이션층 위에 투과성 도전층을 형성하는 단계 ― 상기 투과성 도전층은 상기 정렬 키와 전기적으로 결합됨 ― 를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 광 수용 엘리먼트에 근접하여 상기 투과성 도전층 위에 컬러 필터와 마이크로렌즈 모두를 형성하는 단계를 더 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 패터닝된 층 구성의 전면(front side) 위에 전면 패시베이션층을 형성하는 단계; 및
    상기 전면 패시베이션층 위에 추가 기판을 형성하는 단계를 더 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 전면 패시베이션층 위에 추가 기판을 형성하는 단계는 상기 전면 패시베이션층 위에 실리콘-온-절연체(silicon-on-insulator) 기판을 접착시키는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 후면 패시베이션층을 형성하는 단계는 상이한 굴절률을 갖는 층들을 포함하는 다중층(multi-layered) 구조를 갖는 후면 패시베이션층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 후면 패시베이션층을 형성하는 단계는 상기 기판보다 낮은 굴절률을 갖는 층을 포함하는 후면 패시베이션층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 투과성 도전층을 형성하는 단계는 ITO, ZO, SnO 및 ZTO 로 이루어진 그룹으로부터 선택되는 물질로 투과성 도전층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 투과성 도전층을 형성하는 단계는 ITO 층을 포함하는 투과성 도전층을 형성하는 단계를 포함하고,
    상기 방법은, 상기 ITO 층을 Co, Ti, W, Mo 및 Cr 로 이루어진 불순물들의 그룹으로부터 선택된 불순물로 도핑하는 단계를 더 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  9. 제 7 항에 있어서,
    상기 투과성 도전층을 형성하는 단계는 ZO 층을 포함하는 투과성 도전층을 형성하는 단계를 포함하고,
    상기 방법은, 상기 ZO 층을 Mg, Zr 및 Li 로 이루어진 불순물들의 그룹으로부터 선택된 불순물로 도핑하는 단계를 더 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 투과성 도전층을 형성하는 단계는 폴리실리콘층, 또는 귀금속층, 또는 폴리실리콘층 및 귀금속층 모두를 가지는 투과성 도전층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  11. 후면 조명된 이미지 센서를 제작하기 위한 방법으로서,
    실리콘-온-절연체 기판을 통과하는 정렬 키를 형성하는 단계 ― 상기 실리콘-온-절연체 기판은 제 1 반도체층, 제 2 반도체층, 및 상기 제 1 및 제 2 반도체층들 사이에 배치되는 매립 절연층을 포함하고, 상기 정렬 키는 상기 제 2 반도체층, 상기 매립 절연층을 관통하고, 상기 제 1 반도체층을 적어도 부분적으로 통과함 ―;
    상기 제 2 반도체층에 광 수용 엘리먼트를 형성하는 단계;
    상기 제 2 반도체층의 후면에 근접하여 패터닝된 층 구성을 형성하는 단계 ― 상기 패터닝된 층 구성은 상기 정렬 키와 전기적으로 결합됨 ―; 및
    상기 정렬 키의 적어도 일부분을 노출시키도록 미리결정된 두께만큼 상기 매립 절연층 및 상기 제 1 반도체층을 제거하는 단계 ― 상기 정렬 키의 노출된 부분들이 일반적으로 손상되지 않도록 하면서 상기 매립 절연층을 선택적으로 제거하는 하나 이상의 프로세스들을 이용하여 상기 매립 절연층이 제거됨 ― 를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 매립 절연층을 제거하는 단계는 에칭 프로세스를 이용하여 상기 제 2 반도체층으로부터 상기 매립 절연층의 부분들을 선택적으로 제거하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  13. 제 12 항에 있어서, 상기 에칭 프로세스는 습식 에칭 프로세스를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  14. 후면 조명된 이미지 센서를 제작하기 위한 방법으로서,
    기판에 광 수용 엘리먼트를 형성하는 단계;
    상기 광 수용 엘리먼트로부터 측방향으로 이격되어 상기 기판에 정렬 키를 형성하는 단계;
    복수의 층간 절연층들 및 복수의 상호접속층들을 가지는 패터닝된 층 구성을 형성하는 단계 ― 상기 복수의 상호접속층들 중 적어도 하나는 제 1 전기적 도전 경로를 통해 상기 정렬 키에 전기적으로 결합됨 ―;
    전압 인가 유닛과 상기 복수의 상호접속층들 중 적어도 하나 사이에 제 2 전기적 도전 경로를 형성하는 단계;
    상기 기판 위에 후면 패시베이션층을 형성하는 단계; 및
    상기 광 수용 엘리먼트에 근접하여 상기 후면 패시베이션층 위에 투과성 도전층을 형성하는 단계 ― 상기 투과성 도전층은 상기 제 1 전기적 도전 경로, 상기 제 2 전기적 도전 경로 및 상기 정렬 키를 포함하는 제 3 전기적 도전 경로를 통해 상기 전압 인가 유닛에 전기적으로 결합됨 ― 를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 전압 인가 유닛과 상기 복수의 상호접속층들 중 적어도 하나 사이에 제 2 전기적 도전 경로를 형성하는 단계는 상기 전압 인가 유닛의 음의 전압 출력과 상기 복수의 상호접속층들 중 적어도 하나 사이에 제 2 전기적 결합 경로를 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 제 2 전기적 도전 경로를 형성하는 단계는 상기 전압 인가 유닛의 양의 전압 출력과 상기 복수의 상호접속층들 중 적어도 하나 사이에 제 2 전기적 결합 경로를 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  17. 제 14 항에 있어서,
    상기 후면 패시베이션층을 형성하는 단계는 상이한 굴절률을 갖는 층들을 포함하는 다중층 구조를 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  18. 제 14 항에 있어서,
    상기 후면 패시베이션층을 형성하는 단계는 상기 기판보다 낮은 굴절률을 갖는 층을 포함하는 후면 패시베이션층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  19. 제 14 항에 있어서,
    상기 패터닝된 층 구성의 전면 위에 전면 패시베이션층을 형성하는 단계; 및
    상기 전면 패시베이션층 위에 추가 기판을 형성하는 단계를 더 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
  20. 제 14 항에 있어서,
    상기 후면 패시베이션층을 형성하는 단계는 반사 방지층으로서 후면 패시베이션층을 형성하는 단계를 포함하는,
    후면 조명된 이미지 센서를 제작하기 위한 방법.
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