JP5367323B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、特にＳＯＩ基板を用いた半導体装置に関する。
ＳＯＩ（Silicon On Insulator）デバイスは、シリコン基板層と、その上に形成される薄膜シリコン層（以下ＳＯＩ層と称する）とが埋め込み酸化膜（ＢＯＸ層）で絶縁分離される構造を有する。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、シリコン基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタを絶縁膜上のＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。
このＳＯＩ構造を有するウエハ（以下ＳＯＩ基板と称する）をＵＶセンサに適用する試みがなされている。従来のＵＶセンサは窒化ガリウム等の化合物半導体を用いていたため、同一チップ上に周辺回路を搭載することが困難であった。また、シリコン基板を用いたＵＶセンサの場合、広い波長範囲の光に対して感度を有するため可視光を遮断するための光学フィルタが必要となり製造コストが高く、感度が低いという問題があった。ＳＯＩ基板を用いたＵＶセンサでは、オペアンプ等の周辺回路を同一チップ内に内蔵することも可能であり、ＳＯＩ層の薄膜化によりＵＶ光にのみ感度を有するフォトダイオードを形成することができるので、光学フィルタを使用することなく良好な分光感度特性を得ることができるといったメリットがある。
一方、半導体パッケージの小型化を達成する技術としてチップサイズと同一のパッケージを実現するウエハレベルチップサイズパッケージ（以下Ｗ−ＣＳＰと称する）が知られている。Ｗ−ＣＳＰはウエハ状態で全ての組立工程を完了させる新しいコンセプトのパッケージである。
Ｗ−ＣＳＰでは、信頼性向上およびを装置の小型化を図ることが可能となることから、貫通電極構造が採用されている。通常、半導体デバイスが外部と信号をやりとりするための電極は半導体素子の形成面と同じ面に形成される。これに対して、貫通電極では微細加工技術によってチップの裏面側からチップの厚み方向に貫通孔を形成し、この貫通孔の内部に導体配線を形成し、これを表面電極と繋げることによって通常は使用しないチップの裏面からも信号がやり取りできるようにしている。また、貫通電極技術を用いて複数のチップを積層し、チップの厚み方向に信号伝達経路を形成することにより、従来のワイヤー配線と比較して配線距離が短縮され、高速化および高信頼性化を図るとともに実装密度を飛躍的に向上させることも可能となる。
近年、ＵＶセンサやイメージセンサ等の光学センサは、携帯電話機等のモバイル機器に搭載されており、パッケージサイズの更なる小型化の要請がある。光学センサでは受光面側に外部端子を設けようとした場合、受光エリアと重ならない領域にこれを設ける必要がある。このため、センサ素子の表面に受光エリアとは別に外部端子を設けるためのエリアを確保する必要があることから必然的にチップサイズが拡大することとなり、パッケージの小型化の要求を満足するのが困難となる。そこで、光学センサのパッケージには、貫通電極構造を有するＷ−ＣＳＰが採用されつつある。すなわち、貫通電極構造を有するＷ−ＣＳＰでは外部端子は受光面とは反対側の面に形成されるため、受光エリアの配置に影響されることなく外部端子を配置することが可能であり、パッケージサイズの小型化の要求にも対応し得る。
しかしながら、ＳＯＩデバイスを貫通電極を有するＷ−ＣＳＰ構造で製造すると新たな問題が浮上する。すなわち、貫通電極構造を有するＷ−ＣＳＰでは、通常半導体基板と貫通電極、裏面配線および外部端子との間には絶縁膜によって絶縁されている。このため、半導体基板としてＳＯＩ基板を使用した場合には、シリコン基板層は、いずれの外部端子とも接続されず、その電位はフローティングとなる。シリコン基板層の電位がフローティング状態となるとＳＯＩ層に形成されている回路の動作が不安定となり誤動作が生じる場合がある。従って、何らかの方法によってＳＯＩ基板のシリコン基板層の電位を固定する必要がある。
なお、ＳＯＩ基板のシリコン基板層を接地電位に固定する方法として、例えば特許文献１には、接地電位に固定されたリードフレーム上に導電性接着剤を介して該リードフレーム上にチップを搭載する構成が示されている。
一方、特許文献２には、ＳＯＩ層表面からＳＯＩ層およびＢＯＸを貫通し、シリコン基板層に接続する導電層を形成し、かつ該導電層に電気的に接続された基板電位固定電極をＳＯＩ層表面に形成した半導体装置の構成が示されている。
特開平７−３３５８１１ 特開平１１−３５４６３１
しかしながら、貫通電極を有するＷ−ＣＳＰにおいては、外部端子を構成する半田ボールを介して実装基板に実装するのが一般的であり、ＳＯＩ基板の裏面を直接リードフレームに接続させるような搭載方法は取り得ない。つまり、貫通電極構造を有するＷ−ＣＳＰにおいては、特許文献１に記載の構成を採用することは困難である。
また、特許文献２に記載の構成の場合、基板電位固定電極はＳＯＩ層表面に形成されていることから、外部端子をＳＯＩ基板の裏面側に有するパッケージにはそのまま適用することはできない。すなわち、特許文献２に記載の構造を貫通電極を有するＷ−ＣＳＰに適用しようとすると、チップ表面に形成されている基板電位固定電極に電位を与えるためにワイヤーボンディングを行う等、貫通電極とは別の電圧供給経路が必要となり、貫通電極構造を採用するメリットが希薄化してしまうこととなる。さらに、ＳＯＩ基板をエッチングして基板層に達するコンタクトを形成する必要があるところ、このコンタクトを形成するためのスペースを別途確保する必要があるため、チップサイズの拡大を伴う場合もある。
本発明は上記した点に鑑みてなされたものであり、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大を伴うことなくＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板層と表面に半導体素子が形成された半導体層との間に絶縁層を有するＳＯＩ基板と、前記半導体基板層の裏面側の表面に絶縁膜を介して設けられて前記半導体素子に電気的に接続された少なくとも１つの外部端子と、を含む半導体装置であって、前記絶縁膜を貫通し、前記半導体基板層に電気的に接続された導電膜からなるコンタクト部と、前記半導体基板層の裏面側の表面上に前記絶縁膜を介して設けられて前記コンタクト部に接続された電位固定用外部端子と、を含むことを特徴としている。
また、本発明の半導体装置の製造方法は、半導体基板層と表面に半導体素子が形成された半導体層との間に酸化膜を有するＳＯＩ基板と、前記半導体層の前記半導体素子形成面側に設けられて前記半導体素子に電気的に接続された電極パッドと、前記ＳＯＩ基板を貫通し前記電極パッドと電気的に接続された貫通電極と、前記半導体基板層の裏面側の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置の製造方法であって、前記半導体基板層の裏面側の表面から前記電極パッドに達する貫通孔を形成する工程と、前記半導体基板層の裏面側の表面上と前記貫通孔の内壁を覆うように前記絶縁膜を形成する工程と、前記絶縁膜を選択的にエッチングして前記貫通孔の底面において前記電極パッドを露出させる工程と、前記絶縁膜を選択的にエッチングして前記半導体基板層の表面にコンタクト開孔を形成して前記半導体基板層の一部を露出させる工程と、前記半導体基板層の裏面側の表面上と前記貫通孔の内壁を覆うように導電膜を形成して前記貫通電極を形成するとともに前記コンタクト開孔において露出している前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、前記半導体基板層の裏面側の表面上の前記導電膜にパターニングを施して前記外部端子を形成するとともに前記コンタクト部に電気的に接続された電位固定用外部端子を形成する工程と、を含むことを特徴としている。
本発明の半導体装置および半導体装置の製造方法によれば、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大を伴うことなくＳＯＩ基板のシリコン基板層の電位固定手段を構成することができる。すなわち、シリコン基板層に固定電位を供給するための電位固定用外部端子（電位固定用電極）は、他の外部端子と同一面内に同一構造で形成され、また、既存の外部端子（例えばグランド（Ｇｎｄ）端子）を電位固定用外部端子として使用することも可能であるため、電位固定用外部端子を設けたことによってパッケージサイズが拡大してしまうことはない。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素又は部分には同一の参照符を付している。
図１（ａ）は本発明の実施例である貫通電極を有するＷ−ＣＳＰを採用したＵＶセンサ１の裏面側の構成を示す平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。ＵＶセンサ１は、フォトダイオードとオペアンプ等の周辺回路を１チップ内に搭載でき、また、ＳＯＩ層の膜厚を薄膜化することにより光学フィルタを使用することなくＵＶ光のみに感度を有するフォトダイオードを形成できるといったメリットからＳＯＩ基板１０が使用される。
ＳＯＩ基板１０は、シリコン基板層１１、埋め込み酸化膜層（ＢＯＸ層）１２およびＳＯＩ層１３の３層構造を有しており、フォトダイオードやオペアンプ等のセンサ回路２０はＳＯＩ層１３の表面に形成される。すなわち、ＳＯＩ層１３の表面が受光面となる。ＳＯＩ基板上には、例えばＳｉＯ２等からなる層間絶縁膜１４が形成されており、層間絶縁膜１４内にはセンサ回路に接続された多層構造を有する導体配線１５が形成されている。また、層間絶縁膜１４内には、導体配線１５に接続された電極パッド１６が設けられている。電極パッド１６は、ＳＯＩ基板１０の端部近傍に配置される。層間絶縁膜１４の上には、ＵＶ透過性の接着剤１７によってＵＶ透過性のカバーガラス１８が貼り付けられている。
ＳＯＩ基板１０には、シリコン基板層１１から層間絶縁膜１４内部の電極パッド１６に達する貫通電極３０が設けられている。貫通電極３０は、ＳＯＩ基板１０の裏面から電極パッド１６に達する貫通孔を形成し、その内壁に例えばＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１とＣｕ等からなるめっきシード膜３２と、Ｃｕ等からなるめっき膜３３とを順次成膜することにより形成される。貫通電極３０を構成するこれらの導電膜は貫通孔の底面において電極パッド１６に接続されるとともに、ＳＯＩ基板１０の裏面に延在している裏面配線４０に接続されている。図１（ａ）に示すように、複数の貫通電極３０はＵＶセンサ１の外縁に沿って配置される。裏面配線４０は、各貫通電極３０とこれに対応する外部端子４３との間を電気的に接続する。外部端子４３は、裏面配線４０の先端に形成されている裏面電極パッド４１および裏面電極パッド４１上に設けられた半田ボールによって構成される。
貫通電極３０の側壁およびシリコン基板層１３の主面上にはＳｉＯ２等からなる絶縁膜１９が設けられ、これによって貫通電極３０、裏面配線４０および外部端子４３と半導体基板１０との間の絶縁性が確保されている。シリコン基板層１３の主面上には貫通電極３０の貫通孔を埋め込むようにソルダーレジスト４２が形成されている。ソルダーレジスト４２には裏面電極パッド４１の形成位置に開口部が設けられ、この開口部から露出している裏面電極パッド４１に外部端子４３を構成する半田バンプが設けられる。ソルダーレジスト４２は、ＵＶセンサ１を実装基板に実装する際に行われる半田リフローによって裏面電極パッド４１以外の配線部に半田が流れ出すのを防止する。外部端子４３は、裏面配線４０および貫通電極３０を介してＳＯＩ基板表面側に設けられている電極パッド１６と電気的に接続される。これによって、ＵＶセンサ１の裏面側からＳＯＩ層１３に形成されているセンサ回路２０との間で信号のやりとりが可能となる。このように、ＵＶセンサ１は、貫通電極を有し、ＳＯＩ基板１０と同一のサイズのパッケージで製造される。
ここで、ＳＯＩ基板１０の最下部に位置するシリコン基板層１１は、絶縁膜１９によって貫通電極３０および裏面配線４０と絶縁されているため、シリコン基板層１１の電位を固定するためには、シリコン基板層１１に接続するコンタクト（以下基板層コンタクトと称する）とこの基板層コンタクトを介して半導体基板１１に電位を与えるための外部端子（以下電位固定用外部端子と称する）が必要となる。ＵＶセンサ１は、受光面とは反対側の裏面側に外部端子４３が設けられているので、電位固定用外部端子も他の外部端子４３と同一面内に設けるのが製造面およびパッケージサイズの面から適切である。そこで本実施例では、かかるパッケージ構造を考慮して、基板層コンタクトとこの基板層コンタクトに接続する電位固定用外部端子をＵＶセンサ１の裏面側に設けることとしている。
具体的には、図１（ａ）および（ｂ）に示すように、シリコン基板層１１の表面に延在している絶縁膜１９にコンタクトホールを形成して半導体基板１１を裏面側から露出させ、このコンタクトホールにおいて露出している半導体基板１１に電気的に接続された導電膜を形成することにより基板層コンタクト５０を形成する。
基板層コンタクト５０は、裏面配線４０ａによってシリコン基板層１１の主面上に引き出される。裏面配線４０ａの先端には裏面電極パッド４１ａが形成されている。裏面電極パッド４１ａ上には、半田ボールが設けられ、これによって電位固定用外部端子（電位固定用電極）４３ａが構成される。電位固定用外部端子４３ａから所望の電位を印加することにより、裏面配線４０ａおよび基板層コンタクト５０を介してシリコン基板層１１の電位を固定することが可能となり、センサ回路の動作安定性を確保することが可能となる。
ここで、一般的に半導体基板と金属膜とを直接接触させるとショットキー障壁が形成され、これによって電圧制御性が害されることとなるので、半導体基板にコンタクトを形成する場合には、イオン注入を行う等して半導体基板の表面に高濃度不純物を導入することによりオーミックコンタクトを得ることが行われている。しかしながら、本実施例に係る基板層コンタクト５０は、専らシリコン基板層１１の電位を固定するためのものであり、電圧制御性は要求されず、オーミック接触は要求されないため、基板層コンタクト５０とシリコン基板層１１とのコンタクトは、ショットキーコンタクトであっても構わない。従って、基板層コンタクト５０を形成する部分の半導体基板層に高濃度不純物を導入することを要しない。
図１に示す構成は、電圧供給側において電位固定用外部端子４３ａに対して他の外部端子４３とは別個の電圧を供給することができる場合の例である。一方、図２は、他の外部端子４３に供給される電圧をシリコン基板層１１の電位固定用電圧として流用する場合の構成を示したものである。例えば、シリコン基板層１１の電位を固定するために接地電位（Ｇｎｄ電位）を使用する場合には、電位固定用外部端子４３ａをＵＶセンサの機能端子として設けられている既存のＧｎｄ端子４３ｇに裏面配線４０によって接続させる。これにより、例えば、電圧供給側の都合により、電位固定用外部端子４３ａに対して他の外部端子から独立した別個の電圧を供給することができない場合に対応し得る。
図３は、既存の機能端子を電位固定用外部端子としても使用する場合の構成例を示したものであり、図３（ａ）はＵＶセンサ１の裏面側の平面図、図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。例えば、シリコン基板層１１の電位を固定するために接地電位（Ｇｎｄ電位）を使用する場合には、ＵＶセンサの機能端子として設けられている既存のＧｎｄ端子４３ｇを電位固定用外部端子としても使用することにより、このＧＮＤ端子４３ｇに印加される接地電位を半導体基板１１の電位固定用の電圧として利用することができる。この場合、Ｇｎｄ端子４３ｇの近傍に基板層コンタクト５０を形成し、裏面配線４０によって基板層コンタクト５０をＧｎｄ端子４３ｇに接続する。かかる構成とすることにより、スペース的な制約等によってシリコン基板１１の電位固定のための電位固定用外部端子を他の外部端子と独立して設けることができない場合に対応し得る。
また、図３（ａ）に示すように、Ｇｎｄ端子４３ｇの近傍に基板層コンタクト５０を形成するための十分なスペースが確保できる場合には問題ないが、多端子化に伴って裏面配線４０の密度が高くなり、基板層コンタクト５０を形成するためのスペースの確保が困難である場合には、図４（ａ）および（ｂ）に示すように、Ｇｎｄ端子４３ｇの裏面電極パッドとこれに対応する貫通電極３０との間を繋ぐ裏面配線４０上に基板層コンタクト５０を形成することも可能である。更に、図５（ａ）および（ｂ）に示すようにＧｎｄ端子４３ｇを構成する半田バンプ（裏面電極パッド４１）の直下に基板層コンタクト５０を形成することも可能である。基板層コンタクト５０をこのように配置することにより、基板層コンタクト５０の配置スペースの確保が困難な場合でも対応し得る。
このように、上記構成のＵＶセンサ１によれば、基板層コンタクト５０、電位固定用外部端子４３ａおよびこれらを繋ぐ裏面配線４０ａは全て半導体基板層１１の主面上に設けているので、基板層コンタクト５０から電位固定用外部端子４３ａまでの配線経路の形成が容易である。また、上記の如く基板層コンタクト５０および電位固定用外部端子４３ａの配置変更も容易であり、パッケージサイズの拡大を伴うこともない。また、電位固定用外部端子４３ａは他の外部端子４３と同一面内に同一構造で形成されるので、ユーザの使い勝手を悪化させることもない。
次に、上記の構造を有するＵＶセンサ１の製造方法について図６（ａ）〜（ｅ）を参照しつつ説明する。図６（ａ）〜（ｅ）は、ＵＶセンサ１の製造工程における各ステップ毎の断面図である。
まず、シリコン基板層１１、ＢＯＸ層１２およびＳＯＩ層１３が積層されて構成されるＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みにＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素Ｏ２をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなるＢＯＸ層１２を形成することによりＳＯＩ基板１０を形成する。一方、貼り合せ法では、表面にＳｉＯ２膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板１０を形成する。その後、所望の分光感度特性を得るために必要に応じてエッチングによってＳＯＩ層１３の膜厚を調整する。続いて、既存の製法によりＳＯＩ層１３にフォトダイオードやオペアンプ等のセンサ回路２０を形成し、層間絶縁膜１４内に多層配線１５および電極パッド１６を形成する（図６（ａ））。
次に、層間絶縁膜１４上にＵＶ透過性を有する接着剤１７を塗布した後、同じくＵＶ透過性を有するカバーガラス１８を貼り付ける。続いて、シリコン基板層１１を研削してＳＯＩ基板１０の厚さを調整する（図６（ｂ））。
次に、シリコン基板層１１の表面にフォトレジストを塗布した後、露光および現像処理を経て貫通孔形成部に開口部を有するレジストマスク（図示せず）を形成する。その後、ドライエッチングによりレジストマスクの開口部から露出したＳＯＩ基板１０を裏面側からエッチングして層間絶縁膜１４内の電極パッド１６に達する貫通孔３４を形成する。
次に、ＣＶＤ法により貫通孔３４の内壁とシリコン基板層１１の主面を覆うようにＳｉＯ２等からなる絶縁膜１９を堆積させる。その後シリコン基板１１の主面上に所定のマスクパターンを有するレジストマスク（図示せず）を形成し、このレジストマスクを介して絶縁膜１９を選択的にエッチングすることにより貫通孔３４の底面において電極パッド１６を露出させる。続いて、シリコン基板層１１の主面上に感光性のレジストフィルムを貼り付けて露光および現像処理を経て基板層コンタクト５０の形成部に対応する部分に開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを介して絶縁膜１９を選択的にエッチングすることにより基板層コンタクト５０の形成部の絶縁膜１９を選択的にエッチングすることによりコンタクト開孔５１を形成する（図６（ｃ））。その後、レジストフィルムは、酸溶液に溶解したり、酸素プラズマでアッシングすることにより除去する。
次に、スパッタ法によりＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１およびＣｕからなるめっきシード膜３２を貫通孔３４の内壁と、シリコン基板層１１の主面上に順次形成する。続いて、めっきシード膜３２に電極を取り付けて電解めっき法により貫通孔３４の内壁にＣｕからなるめっき膜３５を形成することにより、電極パッド１３に電気的に接続された貫通電極３０を形成するとともに、シリコン基板層１１の主面上に裏面配線を構成する導電膜を形成する。尚、貫通電極３０を構成する導体配線および裏面配線を構成するシリコン基板層１１の主面上に形成された導電膜とＳＯＩ基板１０とは絶縁膜１９によって絶縁されている。また、本工程において、コンタクト開孔５１の形成部において露出しているシリコン基板層１１上に導電膜が形成され、これにより基板層コンタクト５０が形成される。その後、導電膜が形成されたシリコン基板層１１の主面上にレジストマスクを形成した後、このレジストマスクを介して導電膜をエッチングすることにより所望の配線パターンを有する裏面配線４０、４０ａおよび裏面電極パッド４１および４１ａを形成する。（図６（ｄ））。
次に、裏面配線４０および４０ａ等が形成されたシリコン基板層１１の主面全体を覆うように光硬化性エポキシ樹脂からなるソルダーレジスト４２を塗布する。このとき、貫通孔３４の内部はソルダーレジスト４２で充たされる。次に、所定のマスクパターンを有するフォトマスクを介してソルダーレジスト４２を露光して、露光部分を光硬化させ、ソルダーレジスト４２の未露光部分を選択的に除去することにより、裏面電極パッド４１および４１ａの形成位置に開口部を形成する。次に、ソルダーレジスト４２の開口部から露出している裏面電極パッド４１および４１ａに電界めっき法等により外部端子４３および電位固定用外部端子４３ａとしての半田バンプを形成する（図６（ｅ））。
次に、カバーガラス１８側をウエハテープに貼り付けて、ダイシングすることによりＵＶセンサをチップ状に個片化する。以上の各工程を経てＵＶセンサ１が完成する。
上記の製造方法によれば、シリコン基板層１１の電位固定を行うために新たに設けられた基板層コンタクト５０および電位固定用外部端子４３ａは、既存の製造工程の工程フローを変更することなく形成することが可能であり、貫通電極構造を有するＷ−ＣＳＰに最適な基板電位固定手段を容易に形成することができる。また、図１〜５に示した各構成は、コンタクト開孔５１および裏面配線４０のパターニングを行う際のマスク変更のみで対応することが可能であり、基板層コンタクト５０および電位固定用外部端子４３ａの配置変更を柔軟に行うことができる。
以上の説明から明らかなように、本発明の半導体装置および半導体装置の製造方法によれば、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大や製造工程の追加を伴うことなくＳＯＩ基板のシリコン基板層の電位固定手段を構成することができる。すなわち、シリコン基板層に接続された基板層コンタクト５０、電位固定用外部端子４３ａおよびこれらを繋ぐ裏面配線４０ａは全てＳＯＩ基板の裏面側に設けているので、基板層コンタクト５０から電位固定用外部端子４３ａまでの配線経路を形成するのが容易であり、上記の如く基板層コンタクト５０および電位固定用外部端子４３ａの配置変更も容易であり、パッケージサイズの拡大を伴うこともない。また、電位固定用外部端子４３ａは、他の機能端子と同一面に同一構造で形成できるので、ユーザの使い勝手を悪化させることもない。また、基板層コンタクト５０や電位固定用外部端子４３ａおよびこれらを繋ぐ裏面配線４０ａを形成する工程は、既存のＷ−ＣＳＰの工程フローに含めることができるので工程数や処理時間の増加を伴わない。
尚、以上の説明においては、貫通電極構造を有する半導体装置に本発明を適用した場合を例に説明したが、例えば、図７に示すように、貫通電極を形成することなく、ＳＯＩ基板１０の表面側に形成された電極パッド（図示せず）と裏面側に形成された外部端子４３とをＳＯＩ基板の側面を経由する導体配線６０で接続することによりＳＯＩ基板の厚み方向に信号伝達経路を形成した半導体装置に適用することも可能である。また、図８に示すように、貫通電極３０を有する複数のＳＯＩ基板１０を厚さ方向に積層した３次元実装タイプのパッケージにも適用することが可能である。かかる構造のパッケージにおいては、例えば、下層のＳＯＩ基板に形成されている貫通電極の上面に延在する電極パッドに上層のＳＯＩ基板に接続されている外部端子が接続されることにより、ＳＯＩ基板の積層方向に信号経路を形成している。また、上記した各実施例においては、基板層コンタクトを１つのみ設ける構成としたが、使用するＳＯＩ基板のサイズ等に応じて、シリコン基板層の電位分布が均一となるように複数箇所に基板層コンタクトを設けることとしてもよい。さらに、本発明の構成は、半導体基板上にＣＭＯＳセンサやＣＣＤ等を形成することによって構成されるイメージセンサ等の光学センサにも幅広く適用できることはいうまでもない。
図１（ａ）は、本発明の実施例であるＵＶセンサの裏面側の構成を示す平面図、（ｂ）は図１（ａ）の１ｂ−１ｂ線に沿った断面図である。 本発明の他の実施例であるＵＶセンサの裏面側の構成を示す平面図である。 図３（ａ）は、本発明の他の実施例であるＵＶセンサの裏面側の構成を示す平面図、図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。 図４（ａ）は、本発明の他の実施例であるＵＶセンサの裏面側の構成を示す平面図、図４（ｂ）は図４（ａ）における４ｂ−４ｂ線に沿った断面図である。 図５（ａ）は、本発明の他の実施例であるＵＶセンサの裏面側の構成を示す平面図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図である。 図６（ａ）〜（ｅ）は、本発明の実施例であるＵＶセンサの製造工程を示す断面図である。 本発明の半導体装置の他の構造例を示す斜視図である。 本発明の半導体装置の他の構造例を示す断面図である。
符号の説明
１ ＵＶセンサ
１０ ＳＯＩ基板
１１ シリコン基板層
１２ ＢＯＸ層
１３ ＳＯＩ層
１４ 層間絶縁膜
１６ 電極パッド
２０ センサ回路
３０ 貫通電極
３３ めっき膜
３４ 貫通孔
４０ 裏面配線
４１ 裏面電極パッド
４３ 外部端子
４３ａ 電位固定用外部端子
５０ 基板コンタクト
５１ コンタクト開孔

Claims (11)

  1. 半導体基板層と表面に半導体素子が形成された半導体層との間に絶縁層を有するＳＯＩ基板と、前記半導体基板層の裏面側の表面に絶縁膜を介して設けられて前記半導体素子に電気的に接続された少なくとも１つの外部端子と、を含む半導体装置であって、
    前記絶縁膜を貫通し、前記半導体基板層に電気的に接続された導電膜からなるコンタクト部と、
    前記半導体基板層の裏面側の表面上に前記絶縁膜を介して設けられて前記コンタクト部に接続された電位固定用外部端子と、を含むことを特徴とする半導体装置。
  2. 前記半導体基板層と前記コンタクト部との間の電気的接続はショットキーコンタクトであることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクト部は前記電位固定用外部端子の直下に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体層の前記半導体素子形成面側に設けられて前記半導体素子に電気的に接続された電極パッドと、前記ＳＯＩ基板を貫通し前記電極パッドと電気的に接続された貫通電極と、前記半導体基板層の裏面側の表面上に前記絶縁膜を介して設けられて前記貫通電極と前記外部端子とを電気的に接続する裏面配線と、を更に含むことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記電位固定用外部端子は、前記貫通電極を介して前記半導体素子に電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 複数の前記ＳＯＩ基板の各々はその厚み方向に積層され、前記外部端子を介して積層方向に互いに電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記半導体素子は受光素子を含み、
    前記ＳＯＩ基板の上に、前記受光素子を覆って設けられた光透過性の支持基板を更に有することを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
  8. 半導体基板層と表面に半導体素子が形成された半導体層との間に酸化膜を有するＳＯＩ基板と、前記半導体層の前記半導体素子形成面側に設けられて前記半導体素子に電気的に接続された電極パッドと、前記ＳＯＩ基板を貫通し前記電極パッドと電気的に接続された貫通電極と、前記半導体基板層の裏面側の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置の製造方法であって、
    前記半導体基板層の裏面側の表面から前記電極パッドに達する貫通孔を形成する工程と、
    前記半導体基板層の裏面側の表面上と前記貫通孔の内壁を覆うように前記絶縁膜を形成する工程と、
    前記絶縁膜を選択的にエッチングして前記貫通孔の底面において前記電極パッドを露出させる工程と、
    前記絶縁膜を選択的にエッチングして前記半導体基板層の表面にコンタクト開孔を形成して前記半導体基板層の一部を露出させる工程と、
    前記半導体基板層の裏面側の表面上と前記貫通孔の内壁を覆うように導電膜を形成して前記貫通電極を形成するとともに前記コンタクト開孔において露出している前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、
    前記半導体基板層の裏面側の表面上の前記導電膜にパターニングを施して前記外部端子を形成するとともに前記コンタクト部に電気的に接続された電位固定用外部端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  9. 前記半導体基板層の裏面側の表面上に前記外部端子のいずれかと前記電位固定用外部端子とを電気的に接続する裏面配線を形成する工程を更に含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記外部端子および前記電位固定用外部端子を形成する工程は、
    前記半導体基板層の裏面側の表面上の前記導電膜にパターニングを施して前記貫通電極および前記コンタクト部にそれぞれ電気的に接続された裏面配線および裏面電極パッドを形成する工程と、
    前記半導体基板層の裏面側の表面上に前記裏面電極パッドの形成部分に開口部を有するソルダーレジストを形成する工程と、
    前記ソルダーレジストの開口部において露出している前記裏面電極パッドに半田バンプを形成する工程と、を含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. その裏面側から半導体基板層、絶縁層、半導体層が順次積層されて成る半導体基板であって、前記半導体基板の表面でありかつ前記半導体層の表面に半導体素子及び前記半導体素子と電気的に接続された電極パッドが形成されて成る半導体基板を準備する工程と、
    前記半導体基板の前記裏面から、前記電極パッドに達する貫通孔を形成する工程と、
    前記半導体基板の裏面、前記貫通孔の内壁、及び前記電極パッドを覆うように絶縁膜を形成する工程と、
    前記の絶縁膜の一部を除去して前記電極パッドを露出させる工程と、
    前記の絶縁膜の一部を除去して前記半導体基板層の一部を露出させる工程と、
    前記電極パッドの露出部に電気的に接続される第１の配線を形成すると共に、前記半導体基板層の露出部と電気的に接続される第２の配線を形成する工程と、
    前記半導体基板の前記裏面上に、前記第１の配線と電気的に接続された第１の外部端子を形成する工程と、
    前記半導体基板の前記裏面上に、前記第２の配線と電気的に接続された第２の外部端子を形成する工程と、を有することを特徴とする半導体装置の製造方法。
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