JP4979213B2 - 回路基板、回路基板の製造方法および回路装置 - Google Patents

回路基板、回路基板の製造方法および回路装置 Download PDF

Info

Publication number
JP4979213B2
JP4979213B2 JP2005252185A JP2005252185A JP4979213B2 JP 4979213 B2 JP4979213 B2 JP 4979213B2 JP 2005252185 A JP2005252185 A JP 2005252185A JP 2005252185 A JP2005252185 A JP 2005252185A JP 4979213 B2 JP4979213 B2 JP 4979213B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
substrate
circuit board
connection
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005252185A
Other languages
English (en)
Other versions
JP2007067215A (ja
Inventor
光雄 梅本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2005252185A priority Critical patent/JP4979213B2/ja
Publication of JP2007067215A publication Critical patent/JP2007067215A/ja
Application granted granted Critical
Publication of JP4979213B2 publication Critical patent/JP4979213B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Description

本発明は回路基板、回路基板の製造方法および回路装置に関し、特に、回路素子が実装されてインターポーザーとして用いられる回路基板、回路基板の製造方法および回路装置に関する。
従来に於いて回路装置は、例えば表面に導電路が形成された実装基板に、ＩＣチップ等の半導体素子を搭載することにより形成されていた。実装基板上の導電路と、半導体素子とを接続する構造としては、フェイスアップおよびフェイスダウン（フリップチップ法）の２つの実装構造がある。
半導体素子が実装基板にフェイスアップで実装される場合は、半導体素子の下面が実装基板に固着される。そして、半導体素子の上面に形成されたパッドと実装基板の導電路とは、金属細線によりワイヤボンディグされる。しかしながらワイヤボンディングを用いた接続方法では、金属細線を形成するための領域を半導体素子の周辺部に確保する必要があるため、半導体素子の実装に必要な面積が増大してしまう問題があった。
フェイスダウンにて半導体素子が実装基板に実装される場合は、下面に配置された半導体素子のパッド電極と実装基板上の導電路とは、半田バンプ等を用いて接続される。フェイスダウンにて半導体素子を実装することにより、実装に必要とされる面積を素子の大きさと同等にすることができる。しかしながら、実装基板と半導体素子とでは熱膨張係数が異なるので、両者を接合させる半田バンプには、温度変化に伴い熱応力が作用する。この熱応力により半田バンプにクラックが発生し、半導体素子の接続信頼性が低下してしまう問題があった。
この問題を解決するために、チップと同等の線膨張係数を持つインターポーザーを介して、半導体素子と実装基板とを接続する構造が提案されている。
図１０の断面図を参照して、インターポーザーとして回路基板を用いた半導体素子の接続構造を説明する。ここでは、多数のパッドを有するＬＳＩチップである半導体素子１０１が、回路基板１００を介して、実装基板１０４に実装されている。半導体素子１０１の下面に位置するパッドと回路基板１００とは、接続電極１０２により接続されている。また、実装基板１０４の上面に形成された導電路１０５と回路基板１００とは、外部電極１０３により接続されている。更に、回路基板１００の上面および下面には、絶縁層１０７により絶縁された導電パターン１０６が形成されている。
即ち、回路基板１００およびその上面に実装された半導体素子１０１により回路装置が構成されてた。
インターポーザーである回路基板１００の材料として、熱膨張係数が実装基板１０４よりも半導体素子１０１に近い材料を採用すると、接続電極１０２に作用する熱応力が低減される。従って、接続電極１０２の熱応力に対する接続信頼性を向上させることができる。回路基板１００の具体的な材料としては、樹脂、金属、セラミック等が採用される。回路基板１００の材料として、シリコン等の半導体を採用した技術が特許文献１に記載されている。
特開２００１−３２６３０５号公報
しかしながら、上述した背景技術では、半導体素子１０１等の全ての回路素子が回路基板１００の上面に実装されていたので、多数個の回路素子を回路基板１００に実装すると回路装置が平面的に大きく成ってしまう問題があった。また、回路基板１００の上面および下面の両方に回路素子を実装すると、回路装置の厚みが増してしまう問題があった。
更に、回路基板１００を用いた上述の構造では、導電パターン１０６と回路基板１００との間に寄生容量や電圧低下が発生し、グランドが不安定になる事により半導体素子１０１の誤動作等を招く恐れがあった。具体的には、回路基板１００はフローティング状態となっており、電位が固定されていない。従って、導電パターン１０６と回路基板１００との間に電位差が生じ易く、両者の間に寄生容量が発生する。
更にまた、回路基板１００ではノイズ対策が施されていないので、回路基板１００を透過したノイズが半導体素子１０１に侵入して、半導体素子１０１が誤動作してしまう問題があった。特に、ノイズに敏感なアナログ回路が半導体素子１０１に形成された場合、外部から侵入したノイズにより、半導体素子１０１が誤動作してしまう恐れがあった。更に、半導体素子１０１から発生するノイズが、回路基板１００を透過して外部に伝搬し、他の回路素子に悪影響を与えてしまう問題もあった。
本発明は、上記問題点を鑑みてなされ、本発明の主な目的は、多数個の回路素子が実装された場合でも、装置全体の大型化を抑制可能な回路基板、回路基板の製造方法および回路装置を提供することにある。
本発明の回路基板は、実装基板と半導体素子との間に配置される回路基板であり、半導体から成る半導体基板と、前記半導体基板の一主面を部分的に窪ませた凹部と、前記凹部が配置された領域で、前記半導体基板の他主面から前記凹部まで貫通すると共に絶縁膜により前記半導体基板と絶縁された第１接続電極と、前記半導体基板の一主面または他主面を被覆する絶縁膜の表面に形成された導電パターンと、前記導電パターンと前記半導体基板とを接続する第２接続電極と、前記凹部に収納されると共に、前記第１接続電極を介して前記導電パターンと接続された回路素子と、前記凹部以外の領域で前記半導体基板を貫通すると共に絶縁膜により前記半導体基板と絶縁され、前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極と、を具備することを特徴とする。
本発明の回路基板は、実装基板と半導体素子との間に配置される回路基板であり、絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板と、前記積層基板の一主面を部分的に窪ませた凹部と、前記凹部が配置された領域で、前記積層基板の他主面から前記凹部まで貫通すると共に絶縁膜により前記積層基板と絶縁された第１接続電極と、前記積層基板の一主面または他主面を被覆する絶縁膜の表面に形成された導電パターンと、前記導電パターンと前記第１半導体基板または前記第２半導体基板とを接続する第２接続電極と、前記凹部に収納されると共に、前記第１接続電極を介して前記導電パターンと接続された回路素子と、前記凹部以外の領域で前記積層基板を貫通すると共に絶縁膜により前記積層基板と絶縁され、前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極と、を具備することを特徴とする。
本発明は、実装基板と半導体素子との間に配置される回路基板の製造方法であり、半導体から成る半導体基板を一主面からエッチングして、前記半導体基板を厚み方向に延在する第１接続孔を形成する工程と、前記第１接続孔が形成された領域の前記半導体基板を、他主面からエッチングすることにより、底部に前記第１接続孔が露出して且つ回路素子が収納可能な凹部を形成する工程と、前記半導体基板を厚み方向に途中まで延在する第２接続孔と、前記凹部以外の領域で前記半導体基板を厚み方向に貫通する貫通孔を、エッチングにより形成する工程と、前記半導体基板の両主面、前記第１接続孔および前記貫通孔の側壁を絶縁膜で被覆する工程と、前記絶縁膜で被覆される前記第１接続孔の内部に導電材料を形成して第１接続電極を設け、前記絶縁膜で被覆される前記半導体基板の一主面または他主面に導電パターンを設け、前記第２接続孔の内部に導電材料を形成して第２接続電極を設けることで前記導電パターンと前記半導体基板とを接続し、前記絶縁膜で被覆される前記貫通孔の内部に導電材料を形成することにより前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極を形成する工程と、前記凹部に前記回路素子を収納すると共に、前記回路素子と前記第１接続電極とを接続する工程と、を具備することを特徴とする。
本発明は、実装基板と半導体素子との間に配置される回路基板の製造方法であり、第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、前記積層基板の一主面からエッチングを行い、前記積層基板を厚み方向に延在する第１接続孔を形成する工程と、前記第１接続孔が形成された領域の前記積層基板を、他主面からエッチングすることにより、底部に前記第１接続孔が露出して且つ回路素子が収納可能な凹部を形成する工程と、前記積層基板を厚み方向に途中まで延在する第２接続孔と、前記凹部以外の領域で前記積層基板を厚み方向に貫通する貫通孔を、エッチングにより形成する工程と、前記積層基板の両主面、前記第１接続孔および前記貫通孔の側壁を絶縁膜で被覆する工程と、前記絶縁膜で被覆される前記第１接続孔の内部に導電材料を形成して第１接続電極を設け、前記絶縁膜で被覆される前記積層基板の一主面または他主面に導電パターンを設け、前記第２接続孔の内部に導電材料を形成して第２接続電極を設けることで、前記導電パターンと前記第１半導体基板または前記第２半導体基板とを接続し、前記絶縁膜で被覆される前記貫通孔の内部に導電材料を形成することにより前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極を形成する工程と、前記凹部に前記回路素子を収納すると共に、前記回路素子と前記第１接続電極とを接続する工程と、を具備することを特徴とする。
本発明の回路装置は、上記した回路基板と、前記回路基板に実装された半導体素子と、を具備することを特徴とする。
本発明の回路基板および回路装置によれば、半導体基板を部分的に窪ませた凹部に回路素子を収納させることで、半導体基板の厚み部分に回路素子を収納させることができる。従って、多数個の回路素子を回路基板に実装することによる回路素子の大型化を抑制することができる。
更に、凹部に収納される回路素子は、半導体基板を厚み方向に延在する第１接続電極を介して、半導体基板の表面に形成された導電パターンと接続される。従って、回路素子と電気的に接続された導電パターンを回路基板の表面に於いて引き回す必要がないので、回路基板の表面に形成される導電パターンの構成を簡略化することができる。これらの効果は、第1半導体基板および第２半導体基板から成る積層基板を用いた回路基板でも奏することができる。
更にまた、第２接続電極を介して半導体基板を接地電位または電源電位に接続することができるので、半導体基板と導電パターンとの間に発生する寄生容量を低減させることができる。更には、半導体基板のシールド効果を向上させることもでき、回路基板に実装された素子の動作を安定化できる。更にまた、第２接続電極を介して、任意の箇所に於いて、導電パターンを接地電位または電源電位と接続可能である。従って、半導体基板の表面に於いて接地電位や電源電位と接続された導電パターンを引き回す必要がないことから、導電パターンの構成を簡略化することができる。
更に、積層基板の第１半導体基板を接地電位とし、第２半導体基板を電源電位とすることで、積層基板の表面に形成された導電パターンを任意の箇所で、接地電位および電源電位と接続することができる。従って、接地電位および電源電位と接続された導電パターンを、積層基板の表面で引き回す必要が無いので、導電路の配線密度を抑制し、信号伝播に伴う遅延を抑制できる。その上、配線密度の抑制は等長配線などのタイミング調整の為に必要なエリアを確保し、さらなる高い信頼性を持った電気回路を実現できる。また、第１半導体基板および第２半導体基板は、基板全体が接地電位または電源電位と接続された導電路として機能するので、接地インピーダンスおよび電源インピーダンスを低減させることができる。
本発明の製造方法によれば、半導体基板の一主面から行うエッチングにより、第１接続電極が内部に形成される第１接続孔を形成し、更に、他主面から行うエッチングにより回路素子が収納可能な凹部を形成している。従って、エッチングによる単純な形成方法で、凹部および第１接続孔を、半導体基板に形成することができる。
更には、第１接続孔を形成する工程または凹部を形成する工程にて、同時に、半導体基板を貫通する貫通孔や、半導体基板を厚み方向に途中まで延在する第２接続孔を形成することができる。従って、工数を増加させることなく貫通孔や接続孔を、凹部等と同時に形成することができる。
上記した製造方法の効果は、半導体基板に替わりに、絶縁層を介して第１半導体基板と第２半導体基板とが積層された積層基板を用いても奏することができる。
＜第１の実施の形態＞
本形態では、図１および図２を参照して、回路基板の構造を説明する。図１（Ａ）は回路基板１０Ａの断面図であり、図１（Ｂ）は回路基板１０Ａの凹部２７の部分を拡大した断面図である。また、図１（Ｃ）は他の形態の凹部２７を示す断面図である。
図１（Ａ）および図１（Ｂ）を参照して、本形態の回路基板１０Ａは、半導体基板１１を下面から部分的に窪ませた凹部２７が形成されており、凹部２７の内部にはチップ型の回路素子２８が収納されている。更に、半導体基板１１の上面から凹部２７まで、接続電極１６Ｂ、１６Ｃが延在している。接続電極１６Ｂ、１６Ｃの先端部は、凹部２７の内壁に露出して回路素子２８と電気的に接続されている。
更に、回路基板１０Ａでは、半導体基板１１を厚み方向に貫通して形成された貫通電極１３と、半導体基板１１を厚み方向に途中まで延在して半導体基板１１と電気的に接続された接続電極１６Ａ、１６Ｄが形成されている。更に、半導体基板１１の上面および下面には、第１導電パターン１４および第２導電パターン１５が形成されている。
本形態に於いて回路基板１０Ａはインターポーザーとして用いられる。インターポーザーとは、半導体素子等の回路素子と実装基板との間に位置して、回路装置等を構成するために用いられる基板である。回路基板１０Ａの構成を以下にて詳述する。
半導体基板１１は、シリコン等の半導体から成りその厚みは、例えば１００μｍ〜４００μｍ程度である。半導体基板１１の材料としては、真性半導体または不純物半導体を採用することができる。特にＰ型またはＮ型の不純物で拡散された半導体基板１１を採用すれば、その基板の電気導電性や熱伝導性が高まり、金属基板の機能に近づく。つまりシールド機能、放熱機能等の色々な機能を半導体基板１１に持たせることが可能となる。またグランド配線が設けられた場合、グランド配線と基板とを同電位にするができ、グランド配線に寄生する容量を無くすることも可能である。不純物半導体としては、ボロン等のＰ型不純物が導入されたＰ型半導体、リン等のＮ型不純物が導入されたＮ型半導体が採用される。不純物半導体を半導体基板１１の材料として用いることで、半導体基板１１の電気抵抗が低くなり電流が流れやすくなるので、接続電極１６Ａ、１６Ｄと半導体基板１１との導通を容易にすることができる。
更に、シリコンから成る半導体基板１１は、ＬＳＩチップ等の半導体素子と同じ材料から成る。従って、実装される半導体素子の熱膨張係数と、回路基板１０Ａの熱膨張係数とは等しくなるので、両者の接続信頼性を向上させることができる。例えば、半導体チップは、フェイスアップ、フェイスダウンどちらでも実装が可能である。フェイスアップの場合は、金属細線やリード板等の接続手段を使って接続するため、接続手段と半導体素子との接続箇所の信頼性が向上する。また、バンプ電極を用いて半導体素子をフリップチップ法により回路基板１０Ａの上面に実装する場合を考えると、両者を接続するバンプ電極に作用する熱応力は極めて小さくなり、接続信頼性が向上される。
凹部２７は、半導体基板１１の下面を部分的に窪ませて形成されており、回路素子２８が収納可能な大きさとなっている。凹部２７を半導体基板１１に形成することにより、回路素子２８を半導体基板１１の厚み部分に収納することができる。従って、回路素子２８を実装することによる、回路装置の大型化が抑制される。図１（Ａ）に於いては、凹部２７の大きさは回路素子２８と同程度以上であり、回路素子２８は、ほぼ完全に凹部２７に収納されている。しかしながら、凹部２７の深さは回路素子２８の厚みよりも浅くても良い。この場合は、回路素子２８は半導体基板１１の下面よりも下方に突出するが、回路素子２８を実装することによる回路装置の厚みの増加を抑止できる効果がある。
ここでは、半導体基板１１の下面から１つの凹部２７が設けられているが、複数個の凹部２７を半導体基板１１に設けても良い。更に、半導体基板１１の表面および裏面の両方に凹部２７を設けることも可能である。このようにすることで、より多数個の回路素子２８を、半導体基板１１に収納させることができる。
回路素子２８は、半導体基板１１に設けた凹部２７に収納される素子である。図１（Ａ）では、チップ型の回路素子２８が凹部２７に収納されている。チップ型の回路素子２８としては、チップ抵抗器、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器等が採用される。例えば、回路素子２８の大きさが縦×横×厚さ＝１．５ｍｍ×２．５ｍｍ×０．１ｍｍである場合は、凹部２７の大きさは縦×横×深さ＝２ｍｍ×３ｍｍ×０．１５ｍｍ程度である。即ち、凹部２７は回路素子２８よりも若干大きく形成される。チップ型の回路素子２８の中でも、比較的大型であるのが電源用のバイパスコンデンサとして用いられるタンタルコンデンサである。本形態では、このような大型の回路素子２８が回路基板１０Ａに実装された場合でも、凹部２７に回路素子２８を収納させることができるので、回路素子２８を実装することによる装置全体の大型化を抑制することができる。
また、回路素子２８としては、チップ型の素子の他にも、フェイスダウンで実装されるＬＳＩ等の半導体素子を採用することができる。更には、コイル等の受動素子や、ダイオード、トランジスタ、樹脂封止型の回路装置等も、回路素子２８として採用可能である。
図１（Ｂ）を参照して、接続電極１６Ｂ、１６Ｃは、半導体基板１１の上面から凹部２７の内壁まで延在している。具体的には、半導体基板１１の上面から凹部２７まで貫通して形成された接続孔１７Ｂ、１７Ｃに導電材料を埋め込むことにより、接続電極１６Ｂ、１６Ｃが形成される。接続電極１６Ｂ、１６Ｃの先端部は凹部２７の底辺に露出し、半田等の接合材２６を介して回路素子２８と電気的に接続される。
また、接続電極１６Ｂは、接続孔１７Ｂの内壁を被覆する絶縁膜１２により、半導体基板１１と絶縁されている。同様に、接続孔１７Ｃの内壁を被覆する絶縁膜１２を介して、接続電極１６Ｃと半導体基板１１とは絶縁されている。
ここでは、両端に２つの電極を有するチップ型の回路素子２８が、凹部２７に収納されるので、２つの接続電極１６Ｂ、１６Ｃが設けられている。しかしながら、多数個の電極を有するＬＳＩ等の素子が凹部２７に収納される場合は、３つ以上の多数個の接続電極が設けられる。
図１（Ｃ）を参照して、ここでは、接続電極１６Ｂ、１６Ｃが露出する部分を除いて、凹部２７の底面および側面が全面的に絶縁膜１２により被覆されている。このようにすることにより、凹部２７に収納される回路素子２８や接合材２６と半導体基板１１とがショートするのを防止することができる。
絶縁膜１２は、シリコン酸化膜、シリコン窒化膜またはポリイミド等の樹脂膜から成り、半導体基板１１の上面及び下面を被覆している。絶縁膜１２により、第１導電パターン１４および第２導電パターン１５と、半導体基板１１とが絶縁されている。また、貫通孔２３の側面も絶縁膜１２により被覆されている。更に、接続孔１７Ａ、１７Ｄに関しては、側面は絶縁膜１２により被覆され、底面は半導体基板１１が露出するため、絶縁膜１２により覆われていない。更に、接続孔１７Ｂ、１７Ｃの側壁も上記したように絶縁膜１２により被覆されている。また、上述したように、凹部２７の内壁も絶縁膜１２により被覆される。
第１導電パターン１４および第２導電パターン１５は、半導体基板１１の上面および下面に形成されている。これらの導電パターンは、銅を主材料とする金属から成る。またＡｌ、Ａｕ等の他の金属材料でこれらの導電パターンを構成しても良い。第１導電パターン１４は、半導体基板１１の上面に形成されて、半導体素子等が接続されるパッド（例えばダイパッドまたはボンディングパッド）や、パッドどうしを接続する配線等を形成している。第２導電パターン１５は、半導体基板１１の下面に形成されて、実装基板等との接続に用いられるパッドや、これらのパッドどうしを接続する配線等を形成している。２層からなる導電パターンが形成されるので、クロスオーバーが可能である。
ここでは、単層の第１導電パターン１４および第２導電パターン１５が形成されているが、これらの導電パターンを多層に形成することも可能である。
貫通電極１３は、半導体基板１１を厚み方向に貫通して設けた貫通孔２３に設けられた導電材料から成る。貫通電極１３により、第１導電パターン１４と第２導電パターン１５とが接続される。貫通電極１３と半導体基板１１とは、貫通孔２３の内壁に設けた絶縁膜１２により絶縁されている。貫通電極１３は、例えば、後述するメッキ法で形成され、第１導電パターン１４および第２導電パターン１５と電気的に接続された金属膜により形成することができる。ここでは、幅（Ｗ１）が４０μｍ程度の貫通孔２３の内壁に、厚みが数μｍ程度の金属膜から成る貫通電極１３が形成されている。また、貫通電極１３に埋め込まれた導電材料により、貫通電極１３を構成しても良い。
接続電極１６Ａは、半導体基板１１の上面から厚み方向に途中まで延在する接続孔１７Ａに埋め込まれた導電材料から成る。接続電極１６Ａの最下部が、接続孔１７Ａの底面に露出する半導体基板１１にオーミック接触することで、接続電極１６Ａと半導体基板１１とは電気的に接続される。接続電極１６Ａを介して、第１導電パターン１４と半導体基板１１とが電気的に接続される。接続電極１６の幅Ｗ２は、貫通電極１３と同等かそれ以下が好ましく、例えば４０μｍ〜１０μｍ程度に設定される。接続電極１６Ａの深さは、半導体基板１１を貫通しない程度であれば良く、例えば１００μｍ程度である。接続電極１６Ａは、第１導電パターン１４と一体に形成される金属膜により形成することができる。接続電極１６Ａは、図１（Ａ）に示すように接続孔１７Ａを完全に埋め込むタイプでも良いし、接続孔１７Ａの側壁に設けた金属膜から成るタイプでも良い。
更に、接続電極１６Ａは、不図示のバリヤ膜を介して半導体基板１１と接続される。即ち、接続孔１７Ａの内壁はバリヤ膜により被覆され、このバリヤ膜の内部に形成された銅（Ｃｕ）等の導電材料により接続電極１６Ａが形成される。バリヤ膜を形成することにより、接続電極１６Ａの材料である銅（Ｃｕ）が、シリコンから成る半導体基板１１に拡散してしまうのを防止することができる。このバリヤ層の材料としては、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等の高融点金属や高融点金属を含んだ化合物が採用される。バリヤ膜を用いたこのような構造は、他の接続電極および貫通電極も同様である。
接続電極１６Ｄは、半導体基板１１の下面から厚み方向の途中まで延在して、半導体基板１１と電気的に接続されている。接続電極１６Ｄを介して、半導体基板１１と第２導電パターン１５とは電気的に接続されている。接続孔１７Ｄの内部に形成される接続電極１６Ｄの構造は、上述した接続電極１６Ａと同様である。
ここでは、２つの接続電極１６Ａ、１６Ｄが、半導体基板１１の両主面から形成されているが、何れか一方の主面からのみ接続電極が形成されても良い。即ち、半導体基板１１の上面から接続電極１６Ａのみが形成されても良いし、半導体基板１１の下面から接続電極１６Ｄのみが形成されても良い。
また接続電極１６Ａ、１６Ｄの構造は、通常の半導体プロセスで採用するコンタクトの如き構造でも良い。即ち、絶縁膜１２のみが除去される程度の深さの接続孔１７Ａ、１７Ｄに、接続電極１６Ａ、１６Ｄが形成されても良い。
本形態では、接続電極１６Ａを介して第１導電パターン１４と半導体基板１１とを電気的に接続することで、第１導電パターン１４と半導体基板１１との間に発生する寄生容量を低減させることができる。具体的には、第１導電パターン１４は、絶縁膜１２を介して半導体基板１１の上面に形成されている。換言すると、第１導電パターン１４と半導体基板１１との間には、誘電体としての絶縁膜１２が位置している。従って、導電パターン１４と半導体基板１１との電位が異なると、電位差に応じた寄生容量が発生する。そこで、本形態では、半導体基板１１と導電パターン１４とを電気的に接続することで、両者の電位を等しくて寄生容量の発生を抑止している。寄生容量が低減されることにより、回路基板１０Ａに実装される回路素子の誤動作を防止することができる。この事項は、接続電極１６Ｄを介して接続される半導体基板１１と第２導電パターン１５についても同様である。
更に、半導体基板１１は、接続電極１６Ａ、１６Ｄを介して接地電位に固定されることが好ましい。このことにより、接地電位と接続された第１導電パターン（ＧＮＤライン）１４と、半導体基板１１との間に生じる寄生容量が無くなる。更にまた、半導体基板１１を接地電位に接続すると、半導体基板１１の電位を常に同電位（０Ｖ）に固定することができるので、半導体基板１１の電位が変動することを防止することもできる。ここで、接地電位の替わりに、電源電位（Ｖｃｃ）を採用しても良い。
また外部のＧＮＤ電位を半導体基板１１に接続すれば、半導体基板１１と接続される導電パターンが、安定してＧＮＤ電位を維持できる。更にまた、半導体基板１１のまとまった領域を接地電位にできるので、シールド効果が向上され、回路基板１０Ａを透過するノイズの伝搬が防止されている。特に半導体基板１１全体をＧＮＤに落とせば、ノイズの吸収、遮断に効果を有する。
更にまた、半導体基板１１が接地電位と接続された場合を考えると、半導体基板１１上の任意の箇所に於いて、接続電極１６Ａを用いて第１導電パターン１４を接地電位に接続することができる。従って、接地電位と接続された導電パターンを半導体基板１１の上面に引き回す必要がないので、第１導電パターン１４の構成を簡素化することができる。ここで、半導体基板１１を電源電位に接続して、接続電極１６Ａを介して第１導電パターン１４を電源電位に接続しても良い。また、接続電極１６Ｄを介して、第２導電パターン１５を接地電位または電源電位に接続することも可能である。この場合は、第２導電パターン１５の構成を簡素化することができる。更に、接続電極１６Ｄを介して、外部に位置する接地電位または電源電位と半導体基板１１とを接続しても良い。
図２（Ａ）を参照して、本形態の回路基板１０Ａがインターポーザーとして用いられた回路装置２０Ａを説明する。ここでは、回路基板１０Ａの上面に回路素子１８が実装されることで、回路装置２０Ａが構成されている。回路基板１０Ａの下面は、外部電極２１を介して実装基板３０の上面に形成された導電路３１に固着されている。
回路素子１８は回路基板１０Ａの上面に実装される素子であり、抵抗、コンデンサまたは/およびコイル等の受動素子や、ダイオード、トランジスタ、ＩＣ、ＬＳＩ等の能動素子を全般的に採用することができる。更に、複数個の回路素子１８が回路基板１０Ａに実装されて、システム機能を一つの回路装置２０Ａで実現しても良い。また光センサ、圧力センサ、磁気センサ等のセンサ類が回路基板１０Ａに実装されても良い。
ＬＳＩである回路素子１８は、フリップチップ法により、回路基板１０Ａの上面に形成された第１導電パターン１４に、バンプ電極１９を介して接続されている。上述したように、回路基板１０Ａの基材である半導体基板１１は、回路素子１８の材料と同じようにシリコンから成る。従って、回路基板１０Ａと回路素子１８との熱膨張係数は等しいことから、両者を接続するバンプ電極１９に作用する熱応力は極めて小さくなり、接続信頼性が向上されている。また、回路素子１８と回路基板１０Ａとの間には、両者の接続信頼性を更に向上する為に、アンダーフィル３６が充填されても良い。
本形態の回路装置２０Ａでは、半導体基板１１に設けた凹部に回路素子２８を収納させることにより、回路素子１８の近傍に回路素子２８を配置させることができる。具体的には、回路素子１８と回路素子２８とは、半導体基板１１を厚み方向に貫通する接続電極１６Ｂ、１６Ｃを介して接続される。従って、回路素子１８と回路素子２８との距離は、例えば１００μｍ程度に短くすることができる。このことから、回路素子２８が、回路素子１８に発生するノイズを低減させるコンデンサである場合は、ノイズ低減の効果を大きくすることができる。
更に、本形態では、高周波で動作する回路素子１８の特性を劣化させずに、回路基板１０Ａの上面にて動作させることができる。高周波（例えば数ＧＨｚ）で動作する半導体素子は寄生容量の悪影響を受けやすく、寄生容量により信号の遅延や劣化が発生する恐れがある。本形態では、上述した構成により、回路基板に発生する寄生容量を低減させることで、高周波の半導体素子にも対応可能となっている。また、このような形態の導電路（マイクロ・ストリップ・ライン）では、高速伝送で一般的な特性インピーダンスと整合する事で誘電損失を防止する事が可能になる。
更に、回路素子１８と回路基板１０Ａとの間に位置する絶縁材料を、低誘電材料とすることにより、回路素子１８と回路基板１０Ａとの間に発生する寄生容量を低減させることが可能となる。ここでは、両者の間に位置しているアンダーフィル３６を、低誘電材料であるブラックダイヤモンドまたはフッ化ポリイミドにて構成することで、寄生容量を低減させ、特性インピーダンスを整合させている。
また、半導体基板１１は、接続電極１６Ｄ、外部電極２１、導電路３１を介して、外部の電源電位または接地電位に固定することができる。このことにより、上述したように、寄生容量の低減、シールド効果の向上等の効果を得ることができる。
図２（Ｂ）を参照して、他の形態の回路装置２０Ｂの構成を説明する。回路装置２０Ｂでは、フェイスアップの状態で回路素子１８が回路基板１０Ａの上面に実装されている。また、回路素子１８が封止されるように回路基板１０Ａの上面に封止樹脂３７が形成されている。このようにフェイスアップにて回路素子１８を実装した場合でも、上記した効果を得ることができる。
ここでは、回路基板１０Ａの上面及び下面に形成された第１導電パターン１４および第２導電パターン１５は、電気的に接続される領域を除いて、被覆層２２により被覆されている。回路基板１０Ａの上面に於いては、回路素子１８と接続される領域の第１導電パターン１４が、被覆層２２から露出している。回路基板１０Ａの下面に於いては、外部電極が付着される箇所の第２導電パターン１５が被覆層２２から露出している。この被覆層２２は、上述した回路装置２０Ａに設けられても良い。更には、被覆層２２を省いて回路装置２０Ｂが構成されても良い。
回路素子１８の下面は、接合材２６を介して、回路基板１０Ａの上面に固着されている。回路素子１８の上面に形成された電極は、第１導電パターン１４と金属細線２５を介して接続されている。
回路素子１８の固着に用いる接合材２６としては、上述したように低誘電材料が好ましい。このことにより、回路素子１８とその下方に位置する第１導電パターン１４との間に発生する寄生容量を低減させることができる。
ここで、図２（Ａ）に於いて、実装基板３０として、ガラスエポキシ基板、セラミック基板、ガラス基板、金属基板、フレキシブル基板等が考えられる。しかしながら半導体基板１１と回路素子１８は、Ｓｉにより構成されることを考えると、実装基板３０としては、フレキシブル基板が好ましい。更には、回路素子１８としてメモリチップを採用し、メモリ容量の拡大を考慮し、チップを上層に何枚も積層したスタック構造でも良い。
＜第２の実施の形態＞
図３から図５を参照して、他の形態の回路基板１０Ｂの構成を説明する。図３（Ａ）は回路基板１０Ｂの断面図であり、図３（Ｂ）および図３（Ｃ）は回路基板１０Ｂの凹部２７の部分を拡大した断面図である。
回路基板１０Ｂの基本的な構成は、第１の実施の形態に示した回路基板１０Ａと同様である。回路基板１０Ｂでは、２枚の半導体基板を積層させた積層基板３２が基体として用いられている。この積層基板３２が、第１の実施の形態の半導体基板１１に対応している。以下では、第１の実施の形態との相違点を中心に説明する。
図３（Ａ）を参照して、本形態の回路基板１０Ｂでは、絶縁層３２Ｃを介して積層された第１半導体基板３２Ａおよび第２半導体基板３２Ｂから積層基板３２が形成されている。また、回路素子２８が収納される凹部２７が積層基板３２の下面から形成されている。更に、積層基板３２の上面から凹部２７まで延在する接続電極１６Ｂ、１６Ｃが設けられている。更にここでは、第１半導体基板３２Ａと第１導電パターン１４とを接続する接続電極１６Ａおよび、第２半導体基板３２Ｂと第２導電パターン１５とを接続する接続電極１６Ｄが設けられている。
積層基板３２は、絶縁層３２Ｃを介して張り合わされた第１半導体基板３２Ａおよび第２半導体基板３２Ｂから形成されている。積層基板３２の材料としては、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を採用することができる。積層基板３２の厚みは、例えば１００μｍ〜４００μｍ程度である。
第１半導体基板３２Ａは、厚みが５０μｍ〜２００μｍ程度のシリコン等の半導体から成る。第１半導体基板３２Ａの材料としては、真性半導体または不純物半導体を採用することができる。また、第２半導体基板３２Ｂは、第１半導体基板３２Ａと同様の材料から成り、絶縁層３２Ｃを介して、第１半導体基板３２Ａと積層されている。
上述した第１半導体基板３２Ａおよび第２半導体基板３２Ｂは、接地電位または電源電位に接続することが出来る。この場合は、第１半導体基板３２Ａが接地電位に接続されて第２半導体基板３２Ｂが電源電位に接続されても良いし、第１半導体基板３２Ａが電源電位に接続されて第２半導体基板３２Ｂが接地電位に接続されても良い。
絶縁層３２Ｃは、ＳｉＯ２や樹脂膜等の絶縁性の材料から成り、第１半導体基板３２Ａおよび第２半導体基板３２Ｂを貼り合わせ且つ両者を絶縁させる機能を有する。
シリコンから成る本形態の回路基板１０Ｂは、ＬＳＩチップ等の半導体素子と同じ材料から成る。従って、実装される半導体素子の熱膨張係数と、回路基板１０Ｂの熱膨張係数とは等しくなるので、両者の接続信頼性を向上させることができる。
絶縁膜１２は、シリコン酸化膜、シリコン窒化膜またはポリイミド等の樹脂膜から成り、積層基板３２の上面及び下面を被覆している。絶縁膜１２により、第１導電パターン１４および第２導電パターン１５と、積層基板３２とが絶縁されている。また、絶縁膜１２は、接続孔１７Ａ、１７Ｂ、１７Ｃ、１７Ｄおよび貫通孔２３の内壁にも形成される。また、接続孔１７Ａの底面は、絶縁膜１２により覆われずに、第１半導体基板３２Ａが露出している。更に、接続孔１７Ｄの底面も絶縁膜１２により覆われずに、第２半導体基板３２Ｂが露出している。更に、凹部２７の内壁も、接続電極１６Ｂ、１６Ｃが露出する領域を除いて絶縁膜１２により被覆されても良い。
第１導電パターン１４および第２導電パターン１５は、積層基板３２の上面および下面に形成されている。ここでは、上層の第１半導体基板３２Ａの上面に第１導電パターン１４が形成され、下層の第２半導体基板３２Ｂの下面に第２導電パターン１５が形成されている。
貫通電極１３は、積層基板３２を厚み方向に貫通して設けた貫通孔２３に設けられた導電材料から成る。貫通電極１３により、第１導電パターン１４と第２導電パターン１５とが接続される。
接続電極１６Ａは、積層基板３２の上面から形成されて第１半導体基板３２Ａと電気的に接続された電極である。接続電極１６Ａにより、積層基板３２の上面に形成された第１導電パターン１４と、上層の第１半導体基板３２Ａとを電気的に接続することができる。
接続電極１６Ｄは、積層基板３２の下面から形成され、下層の第２半導体基板３２Ｂと電気的に接続された電極である。接続電極１６Ｄにより、積層基板３２の下面に形成された第２導電パターン１５と、下層の第２半導体基板３２Ｂとが電気的に接続される。
本形態では、上述した接続電極１６Ａを介して、第１半導体基板３２Ａを接地電位または電源電位に接続することができる。更に、接続電極１６Ｄを介して、第２半導体基板３２Ｂを接地電位または電源電位に接続することもできる。更には、接続電極１６Ａおよび接続電極１６Ｄを介して、積層基板３２の任意の箇所で、接地電位または電源電位を取り出すこともできる。この事項の詳細は、図５を参照して後述する。
図３（Ａ）では、第１半導体基板３２Ａおよび第２半導体基板３２Ｂから成る２層の半導体基板が積層されているが、３層以上の半導体基板を積層させ、各層の半導体基板を異なる電位に接続しても良い。
図３（Ｂ）を参照して、凹部２７の詳細を説明する。ここでは、第２半導体基板３２Ｂを部分的に除去して凹部２７が形成されている。従って、凹部２７の深さは、第２半導体基板３２Ｂの厚みと同じ５０μｍ〜２００μｍ程度である。また、接続電極１６Ｂ、１６Ｃは、上層の第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して、凹部２７の底面まで延在している。凹部２７に露出する接続電極１６Ｂ、１６Ｃの先端部は、半田や導電性ペーストから成る接合材２６を介して、回路素子２８と電気的に接続される。
ここでは、凹部２７を積層基板３２の下面側に設けているが、積層基板３２の上面側に凹部２７を形成しても良い。この場合は、上層の第１半導体基板３２Ａを部分的に除去して凹部２７が形成される。また、１つの積層基板３２に対して複数個の凹部２７を設けても良い。
回路素子２８は、凹部２７に収納される素子でありその詳細は、第１の実施の形態と同様である。図では、チップコンデンサ等のチップ型の素子が回路素子２８として採用され
、接合材２６を介して接続電極１６Ｂ、１６Ｃの先端部と接続されている。
図３（Ｃ）を参照して、ここでは、凹部２７は、積層基板３２の下面から第２半導体基板３２Ｂおよび接続層３２Ｃを貫通して、第１半導体基板３２Ａの途中まで延在している。このように凹部２７を形成することで、凹部２７が深く形成され、より大型の回路素子２８を凹部２７に収納させることができる。
図４を参照して、次に、第１半導体基板３２Ａまたは第２半導体基板３２Ｂと電気的に接続される接続電極１６Ａ、１６Ｄの構成を更に説明する。
図４（Ａ）を参照して、接続電極１６Ａ、１６Ｄの異なる形状を説明する。ここでは、接続電極１６Ａが第２半導体基板３２Ｂと接続され、接続電極１６Ｄが第１半導体基板３２Ａと接続されている。
接続電極１６Ａは、積層基板３２の上面から、第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して、第２半導体基板３２Ｂまで延在している。換言すると、積層基板３２の上面から、第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して、第２半導体基板３２Ｂの途中まで延在する接続孔１７Ａの内部に接続電極１６Ａが形成されている。接続孔１７Ａの底部に露出した第２半導体基板３２Ｂに、接続電極１６Ａの端部が接触している。接続孔１７Ａの側壁に形成された絶縁膜１２により、接続電極１６Ａと第１半導体基板３２Ａとは絶縁されている。このような形状の接続電極１６Ａを形成することで、積層基板３２の上面に形成された第１導電パターン１４と、下層の第２半導体基板３２Ｂとを任意の箇所で接続することができる。
接続電極１６Ｄは、積層基板３２の下面から、第２半導体基板３２Ｂおよび絶縁層３２Ｃを貫通して、第１半導体基板３２Ａまで延在している。接続電極１６Ｄの基本的な構成は、上述した接続電極１６Ａと同様である。即ち、接続電極１６Ｄの端部は、上層の第１半導体基板３２Ａに接触している。更に、接続孔１７Ｄの内部に接続電極１６Ｂが形成され、接続孔１７Ｄの内壁を被覆する絶縁膜１２により、接続電極１６Ｄと第２半導体基板３２Ｂとが絶縁されている。接続電極１６Ｄにより、上層に位置する第１半導体基板３２Ａと、積層基板３２の下面に形成された第２導電パターン１５とを任意の箇所で電気的に接続することができる。
図４（Ｂ）を参照して、接続電極１６Ａ、１６Ｄの更なる他の構成を説明する。ここでは、接続電極１６Ａ、１６Ｄが、積層基板３２の上面から内部に延在している。
接続電極１６Ａは、積層基板３２の上面から、第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して第２半導体基板３２Ｂまで延在している。この接続電極１６Ａの構成は、図４（Ａ）と同様である。
接続電極１６Ｄは、接続電極１６Ａと同様に積層基板３２の上面から形成され、第１半導体基板３２Ａと接続されている。ここでは、接続電極１６Ｄは接続電極１６Ａよりも浅く形成され、その先端部は第１半導体基板３２Ａの途中でストップしている。
積層基板３２の上面に接続電極１６Ａ、１６Ｄを設けることにより、積層基板３２の表面に形成された第１導電パターン１４を、任意の箇所にて、第１半導体基板３２Ａまたは第２半導体基板３２Ｂと接続することが可能となる。従って、第１半導体基板３２Ａおよび第２半導体基板３２Ｂが接地電位や電源電位と接続された場合は、接続電極１６Ａ、１６Ｄを介して、積層基板３２上の任意の箇所にて、第１導電パターン１４を接地電位や電源電位と接続することができる。
接続電極１６Ａ、１６Ｄを設けることによる利点を説明する。例えば図３（Ａ）を参照すると、接続電極１６Ａを介して第１導電パターン１４と第１半導体基板３２Ａとを電気的に接続することで、第１導電パターン１４と第１半導体基板３２Ａとの間に発生する寄生容量を低減させることができる。この事項は、接続電極１６Ｄを介して接続される第２半導体基板３２Ｂと第２導電パターン１５についても同様である。更にまた、積層基板３２が接地電位または電源電位に接続されるので、シールド効果が向上され、回路基板１０Ｂを透過するノイズの伝搬が防止されている。
図５を参照して、本形態の回路基板１０Ｂがインターポーザーとして用いられた回路装置２０Ｃを説明する。ここでは、回路基板１０Ｂの上面に回路素子１８が実装されることで、回路装置２０Ｃが構成されている。回路基板１０Ｂの下面は、半田等の導電性材料から成る外部電極２１を介して実装基板３０の上面に形成された導電路３１に固着されている。
上述した第１の実施の形態と同様に、回路基板１０Ｂの下面に設けた凹部２７に回路素子２８が収納され、上面には半導体素子等の回路素子１８が実装されている。凹部２７に回路素子２８が収納されることにより、回路装置２０Ｃの大型化を抑止して、回路基板１０Ｂに多数個の回路素子を実装することができる。更にまた、第１の実施の形態でも説明したように、回路素子１８の下方に設けた凹部２７に回路素子２８を収納させることにより、ノイズ対策用のコンデンサである回路素子２８を回路素子１８に接近させることができる。従って、接続電極１６Ｂ、１６Ｃを介して、短い距離で回路素子１８と回路素子２８とを接続することができるので、回路素子２８のノイズ低減の効果を向上させることができる。
次に、回路基板１０Ｂに設けた接続電極１６Ａ、１６Ｅ、１６Ｄ、１６Ｆについて説明する。これらの接続電極は、回路基板１０Ｂの表面に設けた導電パターンと、第１半導体基板３２Ａまたは第２半導体基板３２Ｂとを接続する役割を有する。以下の説明では、上層の第１半導体基板３２Ａが電源電位に接続され、下層の第２半導体基板３２Ｂが接地電位に接続されるものとする。
回路基板１０Ｂの上面からは、接続電極１６Ａ、１６Ｅが形成されている。接続電極１６Ａは、積層基板３２の上面から、第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して、下層の第２半導体基板３２Ｂまで延在している。従って、接地電位に電位が固定された下層の第２半導体基板３２Ｂを、接続電極１６Ａを介して、第１導電パターン１４と接続することが可能となる。一方、接続電極１６Ｅは、積層基板３２の上面から第１半導体基板３２Ａまで延在している。従って、電源電位に電位が固定された上層の第１半導体基板３２Ａを、接続電極１６Ｅを介して、第１導電パターン１４と接続することができる。従って、接続電極１６Ａ、１６Ｅを介して、回路基板１０Ｂの任意の箇所で、第１導電パターン１４を、接地電位または電源電位に接続することができる。
積層基板３２の下面からは、接続電極１６Ｄ、１６Ｆが形成されている。接続電極１６Ｄは、積層基板３２の下面から第２半導体基板３２Ｂの途中まで延在している。従って、接続電極１６Ｄを介して、第２半導体基板３２Ｂを、外部に位置する接地電位に接続することができる。接続電極１６Ｆは、積層基板３２の下面から、第２半導体基板３２Ｂおよび絶縁層３２Ｃを貫通して、上層の第１半導体基板３２Ａまで延在している。従って、接続電極１６Ｆを介して、第１半導体基板３２Ａを、外部に位置する電源電位と接続することが可能となる。ここで、接続電極１６Ｄ、１６Ｆは、実装基板３０の上面に形成された導電路３１および外部電極２１を介して外部と接続される。また、接続電極１６Ｄ、１６Ｆを介して、積層基板３２の下面に位置する第２導電パターン１５を、接地電位または電源電位に接続することも可能である。
上記した本形態の構成により、積層基板３２の任意の箇所にて、電源電位に電位が固定された第１半導体基板３２Ａに、接続電極１６Ｅを介して第１導電パターン１４を接続することができる。更には、接地電位に電位が固定された第２半導体基板３２Ｂに、接続電極１６Ａを介して、第１導電パターン１４を接続することもできる。従って、積層基板３２の表面に於いて、接地電位または電源電位と接続された第１導電パターン１４を引き回す必要が無いので、回路基板１０Ｂ表面の配線密度を抑制することができる。このことから、実装される回路素子１８同士で授受される電気信号が通過する第１導電パターン１４を等長配線して、タイミング調整をすることができる。更には、第１半導体基板３２Ａおよび第２半導体基板３２Ｂの全面を、電源電位または接地電位と接続された経路として用いることが可能であるので、電源インピーダンスおよび接地インピーダンスを低減させることができる。
＜第３の実施の形態＞
本形態では、図６および図７を参照して、図１（Ａ）に示した構成の回路基板１０Ａの製造方法を説明する。
図６（Ａ）を参照して、先ず、半導体基板１１を用意して、開口部（エッチング領域）を設けたエッチングマスク４０Ａにより半導体基板１１の上面（一主面）を被覆する。
半導体基板１１は、シリコン等の半導体から成る厚みが１００μｍから４００μｍ程度の基板である。上述したように、半導体基板１１としては、不純物が基板内に拡散されたものが採用できる。
エッチングマスク４０Ａは、一般には、ホトレジストを採用するが、シリコン酸化膜、シリコン窒化膜を採用することができる。後のエッチング方法としてリアクティブイオンエッチング（ＲＩＥ）を行う場合は、耐エッチング性に優れたシリコン酸化膜またはレジストが好適である。ここで、前もって半導体基板１１の外周面を酸化膜により被覆しても良い。
エッチングマスク４０Ａには、開口部４１Ａ、４１Ｂ、４１Ｃおよび４２が設けられている。
開口部４２からは、半導体基板１１を貫通する貫通孔２３が形成される領域が露出される。開口部４２の平面的な形状は、例えば円形または矩形であり、その幅Ｗ１は例えば４０μｍ程度に形成される。
開口部４１Ａからは、半導体基板１１を厚み方向に途中まで延在する接続孔が形成される。従って、開口部の幅Ｗ４は、エッチングレートを遅くするために開口部４２の幅Ｗ１よりも狭く、例えば１０μｍ〜２０μｍ程度である。
開口部４１Ｂ、４１Ｃからは後の工程にて凹部２７まで延在する接続孔１７Ｂ、１７Ｃが形成される。接続孔１７Ｂ、１７Ｃは半導体基板１１を貫通しても良いし、貫通しなくても良い。従って、開口部４１Ｂ、４１Ｃの幅Ｗ３、Ｗ２は、例えば１０μｍ〜４０μｍの範囲でよい。
図６（Ｂ）を参照して、次に、エッチングマスク４０Ａを介して半導体基板１１をエッチングすることで、貫通孔２３および接続孔１７Ａ、１７Ｂ、１７Ｃを形成する。本工程で行うエッチングとしては、プラズマエッチング、スパッタエッチング、ＲＩＥ、ＥＣＲ等のドライエッチングが採用される。これらのドライエッチングには、ＳＦ６、Ｏ２、Ｃ４Ｆ８等を含むエッチングガスが用いられる。ここでは、エッチングを半導体基板１１の上面から下方に進行させている。また、ドライエッチングの代わりに、ウェットエッチングを行っても良い。
本工程では、半導体基板１１を厚み方向に貫通する貫通孔２３が開口部４２から形成されるまで、エッチングマスク４０Ａを介して半導体基板１１をエッチングする。同時に、開口部４１Ａ、４１Ｂおよび４１Ｃから、接続孔１７Ａ、１７Ｂおよび１７Ｃを形成する。
前述したように、開口部４１Ａの大きさは、開口部４２よりも小さい。従って、開口部４１Ａのエッチングレートは、開口部４２よりも遅いために、接続孔１７Ａは半導体基板１１の下面まで到達せず、半導体基板１１の厚み方向の途中でストップしている。このようにすることで、半導体基板１１と接続される接続電極１６Ａ（図７（Ｃ）参照）を接続孔１７Ａの内部に形成することができる。
また、接続孔１７Ｂ、１７Ｃについては、図では、接続孔１７Ａと同様に半導体基板１１の途中まで延在しているが、半導体基板１１を貫通するように形成しても良い。
本工程では、エッチングマスク４０Ａに設けた開口部の径を異ならせることで、深さが異なる貫通孔２３および接続孔１７Ａ等を同時に形成することができる。従って、貫通孔２３と接続孔１７Ａ等とを別々の工程にて形成する必要が無いことから、製造コストを安くすることができる。本工程が終了した後に、エッチングマスク４０Ａは半導体基板１１から剥離される。
図６（Ｃ）を参照して、次に、半導体基板１１の他主面を、開口部４５、４１Ｄが設けられたエッチングマスク４０Ｂにより被覆する。更に、前工程にて接続孔１７Ａ等が形成された半導体基板１１の一主面を、接着材４３を介して、支持基板４４に貼着する。
開口部４５からは、凹部２７が形成される領域の半導体基板１１が露出される。凹部２７は、チップコンデンサ等の回路素子が収納される領域である。従って、開口部４５の平面的な大きさは、収納予定の回路素子よりも若干大きく形成され、例えば縦×横＝２ｍｍ×３ｍｍの矩形に形成される。
開口部４１Ｄからは、半導体基板１１と接続される接続孔１７Ｄが形成される。従って、開口部４１Ｄの幅Ｗ５は、上述した開口部４１Ａと同様に１０μｍ〜２０μｍ程度で良い。
図６（Ｄ）を参照して、次に、エッチングマスク４０Ｂを介して半導体基板１１をエッチングすることにより、凹部２７および接続孔１７Ｄを形成する。凹部２７の深さは、少なくとも接続孔１７Ｂ、１７Ｃの先端部に到達する程度以上に形成される。このようにすることで、接続孔１７Ｂ、１７Ｃと凹部２７とが連通した状態になる。従って、後の工程で、接続孔１７Ｂ、１７Ｃの内部に設けられる導電材料から成る接続電極を、凹部２７の内部に露出させることができる。
更に本工程では、半導体基板１１の厚み方向に途中まで延在する接続孔１７Ｄが、開口部４１Ｄから形成される。開口部４１Ｄの大きさは開口部４５よりも小さいので、開口部４１Ｄのエッチングレートは遅くなり、凹部２７よりも浅い接続孔１７Ｄが形成される。
本工程が終了した後に、エッチングマスク４０Ｂは半導体基板１１から剥離される。更に、半導体基板１１は、支持基板４４から分離される。
更にまた、上記の説明では、半導体基板１１の一主面から接続孔１７Ｂ、１７Ｃを形成した後に、他主面から凹部２７を形成したが、これらの工程の順番を逆にしても良い。即ち、半導体基板１１の一主面から凹部２７を形成した後に、他主面から接続孔１７Ｂ、１７Ｃを形成しても良い。また、上記の説明では、接続孔１７Ａ、１７Ｂ、１７Ｃを形成する工程にて貫通孔２３を形成したが、凹部２７を形成する工程にて貫通孔２３を形成することもできる。
図７（Ａ）を参照して、次に、半導体基板１１の表面に、シリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成する。本工程では、接続孔１７Ａ、１７Ｂ、１７Ｃ１７Ｄ、凹部２７および貫通孔２３の内壁にも絶縁膜１２が形成される。
一般に絶縁膜１２を形成する場合は、例えばＣＶＤ法等の被膜が一般的である。この場合、チャンバー内のウェハテーブルに半導体基板１１と成るウェハが載置されるため下面には、絶縁膜１２が形成されない。従って、この場合は、表と裏に分けて２回の成膜工程が必要になる。接続孔１７Ａ、１７Ｄの側壁に形成される絶縁膜１２の厚みは、一回の成膜工程を経るので、半導体基板１１の上面および下面に形成される絶縁膜１２と同じ膜厚になる。しかし、貫通孔２３、接続孔１７Ｂ、接続孔１７Ｃ、凹部２７の内壁は二度の成膜を経るので、これらの部位に形成される絶縁膜１２の厚みは、半導体基板１１の上面等に形成される絶縁膜１２よりも厚く形成される。
図７（Ｂ）を参照して、次に、接続孔１７Ａ、１７Ｄの底部を被覆する絶縁膜１２を除去する。接続孔１７Ａ、１７Ｄの底部を被覆する絶縁膜１２のエッチングには、異方性エッチングが好ましい。つまり接続孔１７Ａ、１７Ｄの側壁よりも底部をエッチングするため、底部のみを露出させることができる。また、半導体基板１１表面の絶縁膜１２を残し、接続孔１７Ａ、１７Ｄの底部及び側壁を被覆する絶縁膜１２を取り除いても良い。このようにすれば、接続孔１７Ａ、１７Ｄの内部に形成される接続電極のコンタクト抵抗を大きく低下できる。
接続孔１７Ａ、１７Ｄの底部を被覆する絶縁膜１２を除去するエッチングの方法としては、エッチングマスクを用いる場合と、用いない場合とがある。
エッチングマスクを用いる場合は、半導体基板１１の主面に形成された絶縁膜１２をエッチングマスク（不図示）にて被覆した後に、異方性ドライエッチングを行うことで、接続孔１７Ａ、１７Ｄの底部に位置する絶縁膜１２を除去する。
エッチングマスクを用いない場合は、以下の方法が好ましい。つまり図面では絶縁膜１２の膜厚は均一に示されているが、実際は、接続孔１７Ａ、１７Ｄの内部に形成される絶縁膜１２は、半導体基板１１の上面に形成される絶縁膜１２よりも薄い。例えば、接続孔１７Ａ、１７Ｄの底部を被覆する絶縁膜１２の厚みは、半導体基板１１の上面に形成される絶縁膜１２の半分程度である。従って、エッチングマスクを用いずにドライエッチングを半導体基板１１の主面から一様に行うと、半導体基板１１の主面に形成された絶縁膜１２が除去される前に、接続孔１７Ａ、１７Ｄの底部の絶縁膜１２を除去することができる。
本工程に於いて、凹部２７の底部を被覆する絶縁層１２は、除去しても良いし残存させても良い。凹部２７の底部を被覆する絶縁層１２を除去することにより、図１（Ｂ）に示すような構造が得られる。また、凹部２７の底部を被覆する絶縁層１２を残存させることにより、図１（Ｃ）に示すような構造が得られる。ここで、凹部２７の底部に絶縁層１２を残存させる場合は、凹部２７の底部をレジストで被覆した後に、本工程のエッチングを行う。
また、上記したように、凹部２７の内壁の内壁を被覆する絶縁層１２を、接続孔１７Ａ、１７Ｄを被覆する絶縁層１２よりも厚くすることで、エッチングマスクを用いることなく、凹部２７の底部に絶縁層１２を残存させることができる。
図７（Ｃ）を参照して、半導体基板１１の上面および下面が被覆されるように例えば銅（Ｃｕ）から成る金属膜２９を形成する。更に本工程では、接続孔１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、凹部２７および貫通孔２３の内部にも金属膜２９が形成される。
接続孔１７Ａ、１７Ｂ、１７Ｃおよび１７Ｄに充填された金属膜２９により、接続電極１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄが形成される。また、貫通孔２３の内壁に設けられた金属膜２９により、貫通電極１３が形成されている。
具体的には、先ず、銅（Ｃｕ）の拡散を防止するために、接続孔１７Ａ等の内壁も含めた半導体基板１１の上面及び下面にバリヤ層を形成する。このバリヤ層は、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等からなり、スパッタ法またはＣＶＤ法等により形成される。更に、このバリヤ層の上面に、スパッタ法またはＣＶＤ法等により、厚みが数百ｎｍ程度の金属膜から成るシード層を形成し、このシード層を電極として用いて電解メッキを行うことで、厚みが数μｍ程度の金属膜２９を形成する。
ここでは、接続孔１７Ａ等は金属膜２９により埋め込まれているが、貫通電極１３と同じように、接続孔１７Ａの側壁に薄膜の状態で形成されても良い。即ち、接続孔１７Ａの内壁が金属膜により被覆されて内部に空洞が形成されている状態でも良い。更に、フィリングメッキ法を行うことにより、貫通孔２３を金属膜２９により埋め込んでも良い。
図７（Ｄ）を参照して、次に、半導体基板１１の上面および下面に形成された金属膜２９をエッチング等によりパターニングすることで、第１導電パターン１４および第２導電パターン１５を形成する。更に、凹部２７の内壁を被覆する金属膜２９も本工程にて除去される。
更に、電気的接続箇所を除いて、第１導電パターン１４および第２導電パターン１５は、被覆樹脂により被覆される。上記の工程により、インターポーザーとして使用可能な回路基板１０Ａ（図１参照）が形成される。更にまた、凹部２７の内部には、チップ素子等の回路素子が収納され、この回路素子と接続電極１６Ｂ、１６Ｃとは、半田等の接合材を介して電気的に接続される。
ここでは、各導電パターンが１層で構成されているが、この後絶縁膜の形成、導電材料の形成、パターニングを何回か繰り返し、積層された複数層の導電パターンを形成しても良い。
＜第４の実施の形態＞
本実施の形態では、図８および図９を参照して、図３に構造を示した回路基板１０Ｂの製造方法を説明する。本形態の製造方法は、基本的には上述した第３の実施の形態と同様であり、相違点は半導体基板が積層された積層基板３２を用いる点にある。この相違点を中心に、本形態の回路基板の製造方法を以下に説明する。
図８（Ａ）を参照して、先ず、積層基板３２を用意して、開口部を設けたエッチングマスク４０Ａにより積層基板３２の一主面（上面）を被覆する。
積層基板３２は、シリコンから成る第１半導体基板３２Ａおよび第２半導体基板３２Ｂが、絶縁層３２Ｃを介して積層されて形成されている。積層基板３２としては、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を採用することができる。厚みが５０μｍ〜２００μｍ程度の第１半導体基板３２Ａおよび第２半導体基板３２Ｂを積層させることにより、厚みが１００μｍ〜４００μｍ程度の積層基板３２が形成される。第１半導体基板３２Ａおよび第２半導体基板３２Ｂとしては、不純物が拡散された不純物半導体が好適である。
エッチングマスク４０Ａには、開口部４１Ａ、４１Ｂ、４１Ｃおよび４２が設けられている。各開口部の幅は第３の実施の形態と基本的に同様である。ここで、開口部４１Ａの幅を、開口部４２の半分以下にして、開口部４１Ａのエッチングレートを小さくすることが好適である。このことにより、開口部４１Ａから形成される接続孔１７Ａの先端部を、第１半導体基板３２Ａの途中でストップさせることができる。従って、接続孔１７Ａの内部に形成される接続電極１６Ａ（図９（Ｂ）参照）の先端部を、第１半導体基板３２Ａに接触させることができる。
図８（Ｂ）を参照して、次に、エッチングマスク４０Ａを介して積層基板３２をエッチングすることで、貫通孔２３および接続孔１７Ａ、１７Ｂ、１７Ｃを形成する。本工程で行うエッチングとしては、プラズマエッチング、スパッタエッチング、ＲＩＥ、ＥＣＲ等のドライエッチングが採用される。
更に本形態では、第１半導体基板３２Ａおよび第２半導体基板３２Ｂをエッチングする場合と、絶縁層３２Ｃをエッチングする場合とでは、異なるエッチングガスを用いる。シリコンから成る第１半導体基板３２Ａおよび第２半導体基板３２Ｂをエッチングする際には、ＣＦ４とＯ２の混合ガス、ＣＦ６とＯ２の混合ガスを用いてエッチングを行うことができる。また、酸化膜（ＳｉＯ２）から成る絶縁層３２Ｃをエッチングする際には、ＣＦ４とＨ２の混合ガス、ＣＨＦ４またはＣ２Ｆ６等を用いてエッチングを行うことができる。
しかしながら、エッチングガスを替えずに、第１半導体基板３２Ａ、第２半導体基板３２Ｂおよび絶縁層３２Ｃをエッチングすることも可能である。この場合は、ＳｉＦ４およびＣＯを用いてドライエッチングが行われる。
本工程では、積層基板３２を厚み方向に貫通する貫通孔２３が形成されるまで、エッチングマスク４０Ａを介して積層基板３２をエッチングする。前述したように、径の小さい開口部４１Ａのエッチングレートが遅いために、接続孔１７Ａは第１半導体基板３２Ａの下面まで到達しない。即ち、接続孔１７Ａは、第１半導体基板３２Ａの厚み方向の途中まで延在している。
また、開口部４１Ｂ、４１Ｃから形成される接続孔１７Ｂ、１７Ｃは、第１半導体基板３２Ａおよび絶縁層３２Ｃを貫通して第２半導体基板３２Ｂまで延在している。接続孔１７Ｂ、１７Ｃをこのような深さにすることにより、後の工程で第１半導体基板３２Ａを除去して設けられる凹部２７と、接続孔１７Ｂ、１７Ｃとを連通させることができる。
本工程が終了した後に、エッチングマスク４０Ａは積層基板３２から剥離される。
図８（Ｃ）および図８（Ｄ）を参照して、積層基板３２の他の主面から、凹部２７および接続孔１７Ｄを形成する。ここでは、積層基板３２の表裏が反転されて、第１半導体基板３２Ａが下層に位置している。
具体的には、第１半導体基板３２Ａの表面が接着材４３を介して支持基板４４に接着されている。また、第２半導体基板３２Ｂから成る半導体基板１１の他主面が、開口部４５、４１Ｄが設けられたエッチングマスク４０Ｂにより被覆されている。
そして、エッチングマスク４０Ｂを介して、積層基板３２をエッチングして、凹部２７および接続孔１７Ｄを形成する。凹部２７の深さは、少なくとも接続孔１７Ｂ、１７Ｃの先端部に到達する程度以上に形成される。ここでは、第２半導体基板３２Ｂが除去されて、底部に絶縁層３２Ｃが露出されるように、凹部２７が形成される。
また、本工程により、第２半導体基板３２Ｂの厚み方向に途中まで延在する接続孔１７Ｄが、開口部４１Ｄから形成される。
図９（Ａ）を参照して、次に、積層基板３２の表面に、シリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成する。本工程では、接続孔１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、凹部２７および貫通孔２３の内壁にも絶縁膜１２が形成される。更に、接続孔１７Ａおよび接続孔１７Ｄの底部を被覆する絶縁膜１２は除去される。従って、接続孔１７Ａの底部には第１半導体基板３２Ａが露出して、接続孔１７Ｄの底部には第２半導体基板３２Ｂが露出する。
図９（Ｂ）を参照して、次に、積層基板３２の表面に金属膜を形成し、この金属膜をパターニングして、第１導電パターン１４および第２導電パターン１５を形成する。更に本形態では、接続孔１７Ａ、１７Ｂ、１７Ｃおよび１７Ｄに充填された金属膜により、接続電極１６Ａ、１６Ｂ、１６Ｃおよび１６Ｄが形成される。また、貫通孔２３の内壁に設けられた金属膜により、貫通電極１３が形成されている。
以上の工程により、図３に構造を示す回路基板１０Ｂが製造される。
本発明の回路基板を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板が採用された回路装置の構成を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路基板を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路基板が採用された回路装置の構成を示す断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）および（Ｂ）は断面図である。 従来の回路基板を示す断面図である。
符号の説明
１０Ａ、１０Ｂ 回路基板
１１ 半導体基板
１２ 絶縁膜
１３ 貫通電極
１４ 第１導電パターン
１５ 第２導電パターン
１６Ａ〜１６Ｄ 接続電極
１７Ａ〜１７Ｄ 接続孔
１８ 回路素子
１９ バンプ電極
２０Ａ、２０Ｂ、２０Ｃ 回路装置
２１ 外部電極
２２ 被覆層
２３ 貫通孔
２５ 金属細線
２６ 接合材
２７ 凹部
２８ 回路素子
２９ 金属膜
３０ 実装基板
３１ 導電路
３２ 積層基板
３２Ａ 第１半導体基板
３２Ｂ 第２半導体基板
３２Ｃ 絶縁層
３６ アンダーフィル
３７ 封止樹脂
４０Ａ、４０Ｂ エッチングマスク
４１Ａ〜４１Ｄ 開口部
４２ 開口部
４３ 接着剤
４４ 支持基板
４５ 開口部

Claims (17)

  1. 実装基板と半導体素子との間に配置される回路基板であり、
    半導体から成る半導体基板と、
    前記半導体基板の一主面を部分的に窪ませた凹部と、
    前記凹部が配置された領域で、前記半導体基板の他主面から前記凹部まで貫通すると共に絶縁膜により前記半導体基板と絶縁された第１接続電極と、
    前記半導体基板の一主面または他主面を被覆する絶縁膜の表面に形成された導電パターンと、
    前記導電パターンと前記半導体基板とを接続する第２接続電極と、
    前記凹部に収納されると共に、前記第１接続電極を介して前記導電パターンと接続された回路素子と、
    前記凹部以外の領域で前記半導体基板を貫通すると共に絶縁膜により前記半導体基板と絶縁され、前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極と、
    を具備することを特徴とする回路基板。
  2. 前記第２接続電極を介して、前記半導体基板を接地電位または電源電位に接続することを特徴とする請求項１に記載の回路基板。
  3. 前記半導体基板の一主面および他主面には、前記絶縁膜で絶縁された第１導電パターンおよび第２導電パターンが形成され、
    前記貫通電極により前記第１導電パターンと前記第２導電パターンが接続されることを特徴とする請求項１または請求項２に記載の回路基板。
  4. 前記凹部には、チップ型の前記回路素子が収納されることを特徴とする請求項１から請求項３の何れかに記載の回路基板。
  5. 実装基板と半導体素子との間に配置される回路基板であり、
    絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板と、
    前記積層基板の一主面を部分的に窪ませた凹部と、
    前記凹部が配置された領域で、前記積層基板の他主面から前記凹部まで貫通すると共に絶縁膜により前記積層基板と絶縁された第１接続電極と、
    前記積層基板の一主面または他主面を被覆する絶縁膜の表面に形成された導電パターンと、
    前記導電パターンと前記第１半導体基板または前記第２半導体基板とを接続する第２接続電極と、
    前記凹部に収納されると共に、前記第１接続電極を介して前記導電パターンと接続された回路素子と、
    前記凹部以外の領域で前記積層基板を貫通すると共に絶縁膜により前記積層基板と絶縁され、前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極と、
    を具備することを特徴とする回路基板。
  6. 前記凹部は、前記第１半導体基板または前記第２半導体基板を部分的に除去して設けられ、前記凹部の下面には、前記絶縁層が露出することを特徴とする請求項５に記載の回路基板。
  7. 前記積層基板の一主面および他主面には、前記絶縁膜で絶縁された第１導電パターンおよび第２導電パターンが形成され、
    前記貫通電極により前記第１導電パターンと前記第２導電パターンが接続されることを特徴とする請求項５または請求項６に記載の回路基板。
  8. 前記凹部には、チップ型の前記回路素子が収納されることを特徴とする請求項５から請求項７の何れかに記載の回路基板。
  9. 実装基板と半導体素子との間に配置される回路基板の製造方法であり、
    半導体から成る半導体基板を一主面からエッチングして、前記半導体基板を厚み方向に延在する第１接続孔を形成する工程と、
    前記第１接続孔が形成された領域の前記半導体基板を、他主面からエッチングすることにより、底部に前記第１接続孔が露出して且つ回路素子が収納可能な凹部を形成する工程と、
    前記半導体基板を厚み方向に途中まで延在する第２接続孔と、前記凹部以外の領域で前記半導体基板を厚み方向に貫通する貫通孔を、エッチングにより形成する工程と、
    前記半導体基板の両主面、前記第１接続孔および前記貫通孔の側壁を絶縁膜で被覆する工程と、
    前記絶縁膜で被覆される前記第１接続孔の内部に導電材料を形成して第１接続電極を設け、前記絶縁膜で被覆される前記半導体基板の一主面または他主面に導電パターンを設け、前記第２接続孔の内部に導電材料を形成して第２接続電極を設けることで前記導電パターンと前記半導体基板とを接続し、前記絶縁膜で被覆される前記貫通孔の内部に導電材料を形成することにより前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極を形成する工程と、
    前記凹部に前記回路素子を収納すると共に、前記回路素子と前記第１接続電極とを接続する工程と、
    を具備することを特徴とする回路基板の製造方法。
  10. 前記貫通孔は、前記凹部または前記第１接続孔を形成する工程にて同時に形成されることを特徴とする請求項９に記載の回路基板の製造方法。
  11. 前記第２接続孔は、前記凹部を形成する工程または前記第１接続孔を形成する工程にて同時に形成されることを特徴とする請求項９または請求項１０に記載の回路基板の製造方法。
  12. 実装基板と半導体素子との間に配置される回路基板の製造方法であり、
    第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、
    前記積層基板の一主面からエッチングを行い、前記積層基板を厚み方向に延在する第１接続孔を形成する工程と、
    前記第１接続孔が形成された領域の前記積層基板を、他主面からエッチングすることにより、底部に前記第１接続孔が露出して且つ回路素子が収納可能な凹部を形成する工程と、
    前記積層基板を厚み方向に途中まで延在する第２接続孔と、前記凹部以外の領域で前記積層基板を厚み方向に貫通する貫通孔を、エッチングにより形成する工程と、
    前記積層基板の両主面、前記第１接続孔および前記貫通孔の側壁を絶縁膜で被覆する工程と、
    前記絶縁膜で被覆される前記第１接続孔の内部に導電材料を形成して第１接続電極を設け、前記絶縁膜で被覆される前記積層基板の一主面または他主面に導電パターンを設け、前記第２接続孔の内部に導電材料を形成して第２接続電極を設けることで、前記導電パターンと前記第１半導体基板または前記第２半導体基板とを接続し、前記絶縁膜で被覆される前記貫通孔の内部に導電材料を形成することにより前記半導体素子の電極と前記実装基板の導電路とを接続する貫通電極を形成する工程と、
    前記凹部に前記回路素子を収納すると共に、前記回路素子と前記第１接続電極とを接続する工程と、
    を具備することを特徴とする回路基板の製造方法。
  13. 前記凹部を形成する工程では、
    前記絶縁層が露出されるまでエッチングを行うことを特徴とする請求項１２に記載の回路基板の製造方法。
  14. 前記貫通孔は、前記凹部または前記第１接続孔を形成する工程にて同時に形成されることを特徴とする請求項１２または請求項１３に記載の回路基板の製造方法。
  15. 前記第２接続孔は、前記凹部を形成する工程または前記第１接続孔を形成する工程にて同時に形成されることを特徴とする請求項１２から請求項１４の何れかに記載の回路基板の製造方法。
  16. 請求項１から請求項４の何れかに記載された回路基板と、
    前記回路基板に実装された半導体素子と、
    を具備することを特徴とする回路装置。
  17. 請求項５から請求項８の何れかに記載された回路基板と、
    前記回路基板に実装された半導体素子と、
    を具備することを特徴とする回路装置。

JP2005252185A 2005-08-31 2005-08-31 回路基板、回路基板の製造方法および回路装置 Active JP4979213B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005252185A JP4979213B2 (ja) 2005-08-31 2005-08-31 回路基板、回路基板の製造方法および回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005252185A JP4979213B2 (ja) 2005-08-31 2005-08-31 回路基板、回路基板の製造方法および回路装置

Publications (2)

Publication Number Publication Date
JP2007067215A JP2007067215A (ja) 2007-03-15
JP4979213B2 true JP4979213B2 (ja) 2012-07-18

Family

ID=37929047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005252185A Active JP4979213B2 (ja) 2005-08-31 2005-08-31 回路基板、回路基板の製造方法および回路装置

Country Status (1)

Country Link
JP (1) JP4979213B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107539B2 (ja) * 2006-08-03 2012-12-26 新光電気工業株式会社 半導体装置および半導体装置の製造方法
JP5179046B2 (ja) * 2006-11-22 2013-04-10 新光電気工業株式会社 電子部品および電子部品の製造方法
JP4952372B2 (ja) * 2007-05-23 2012-06-13 株式会社デンソー 複合ｉｃパッケージ及びその製造方法
JP4809308B2 (ja) * 2007-09-21 2011-11-09 新光電気工業株式会社 基板の製造方法
JP2009266979A (ja) * 2008-04-24 2009-11-12 Shinko Electric Ind Co Ltd 半導体装置
JP5343245B2 (ja) * 2008-05-15 2013-11-13 新光電気工業株式会社 シリコンインターポーザの製造方法
JP5326509B2 (ja) * 2008-11-10 2013-10-30 富士通株式会社 電子部品及び電子部品の製造方法
JP5641202B2 (ja) * 2010-06-07 2014-12-17 ソニー株式会社 インターポーザ、モジュールおよびこれを備えた電子機器
JPWO2011021364A1 (ja) * 2009-08-20 2013-01-17 パナソニック株式会社 半導体装置およびその製造方法
JP2012119601A (ja) * 2010-12-03 2012-06-21 Nec Corp インターポーザ及び半導体装置
TWI459520B (zh) * 2011-01-31 2014-11-01 Xintec Inc 轉接板及其形成方法
JP5970743B2 (ja) * 2011-04-15 2016-08-17 株式会社ニコン 位置情報検出センサ、位置情報検出センサの製造方法、エンコーダ、モータ装置及びロボット装置
JP5953653B2 (ja) * 2011-04-15 2016-07-20 株式会社ニコン エンコーダ、駆動装置及びロボット装置
JP2012225676A (ja) * 2011-04-15 2012-11-15 Nikon Corp エンコーダ、駆動装置及びロボット装置
JP2012225675A (ja) * 2011-04-15 2012-11-15 Nikon Corp エンコーダ、駆動装置及びロボット装置
US9496248B2 (en) * 2014-01-06 2016-11-15 Fujitsu Limited Interposer for integrated circuit chip package
US10651150B2 (en) * 2014-03-10 2020-05-12 Mitsubishi Heavy Industries, Ltd. Multichip module including surface mounting part embedded therein
JP6379786B2 (ja) * 2014-07-18 2018-08-29 大日本印刷株式会社 貫通電極基板、配線基板および半導体装置
JPWO2016208043A1 (ja) * 2015-06-25 2018-04-19 オリンパス株式会社 電子回路基板、積層基板、および電子回路基板の製造方法
JP6690142B2 (ja) * 2015-07-09 2020-04-28 大日本印刷株式会社 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いたインターポーザ
JP7230462B2 (ja) * 2017-12-04 2023-03-01 ローム株式会社 半導体装置およびその製造方法
JP7245037B2 (ja) * 2018-11-30 2023-03-23 ローム株式会社 半導体装置
JP2021190440A (ja) * 2020-05-25 2021-12-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置とその製造方法、及び電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004327951A (ja) * 2003-03-06 2004-11-18 Shinko Electric Ind Co Ltd 半導体装置
JP4405253B2 (ja) * 2003-03-19 2010-01-27 日本特殊陶業株式会社 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections

Also Published As

Publication number Publication date
JP2007067215A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
JP4979213B2 (ja) 回路基板、回路基板の製造方法および回路装置
JP4145301B2 (ja) 半導体装置及び三次元実装半導体装置
KR100837269B1 (ko) 웨이퍼 레벨 패키지 및 그 제조 방법
JP4659488B2 (ja) 半導体装置及びその製造方法
JP4678720B2 (ja) 回路基板およびその製造方法、半導体装置およびその製造方法
TWI431759B (zh) 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法
JP5048230B2 (ja) 半導体装置およびその製造方法
KR100882703B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법
KR100352236B1 (ko) 접지 금속층을 갖는 웨이퍼 레벨 패키지
US6730540B2 (en) Clock distribution networks and conductive lines in semiconductor integrated circuits
KR100656218B1 (ko) 반도체 또는 유전체 웨이퍼 상에 제조된 패키지 상의 시스템
US5757081A (en) Surface mount and flip chip technology for total integrated circuit isolation
JP5576334B2 (ja) 半導体装置並びに配線基板及びその製造方法
JP5025922B2 (ja) 回路基板、回路基板の製造方法および半導体装置
JP2005150717A (ja) Ｉｃ装置とその製造方法
JP2010109269A (ja) 半導体装置
JP4851163B2 (ja) 半導体装置の製造方法
KR100594716B1 (ko) 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
KR20140063271A (ko) 관통 전극을 갖는 반도체 장치 및 그 제조 방법
US20050110116A1 (en) Semiconductor device having SOI construction
JP4844392B2 (ja) 半導体装置及び配線基板
KR100787547B1 (ko) 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법
US11817439B2 (en) Semiconductor device having distinguishable electrodes
TW202238886A (zh) 半導體裝置
JP2008078327A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101220

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120403

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120417

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4979213

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250