JP5107539B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、基板に半導体素子が実装されてなる半導体装置および当該半導体装置の製造方法に関する。
半導体素子を実装する構造は様々に提案されているが、例えば、所定の半導体素子については、基板に形成された凹部（キャビティー）に実装される構造が提案されていた。
例えば、半導体素子の一種であるＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子を実装する場合には、素子が上記の凹部に実装されると、パッケージの薄型化が可能となるとともに、素子の封止が容易となるため、好適である。
また、半導体素子の実装用の基板については、従来のセラミック基板から、薄型化や微細加工が容易である半導体（例えばシリコン）基板への移行が進んでいる。
特開２０００―３９３７１号公報
しかし、現在半導体基板として一般的に入手が容易であるシリコンウェハは、厚さが６００μｍ〜８００μｍ程度であり、半導体素子を実装する凹部の深さを深くすることが困難となる問題が生じていた。例えば、一般的に入手可能な半導体基板より厚い特殊な基板を作成すれば当該凹部を深く形成することが可能となるが、半導体基板の作成にかかるコストが大きくなり、量産時の生産性を考慮すると現実的ではない。
また、上記の凹部を深く形成しようとする場合には、凹部の形状（深さ、角度など）のばらつきが大きくなってしまい、形成される半導体装置の歩留まり（生産性）が低下してしまう問題が生じていた。
また、上記の特許文献１（特開２０００―３９３７１号公報）には、半導体基板を貼り合わせてキャビティーを形成する方法が開示されているが、当該キャビティーは圧力検出素子（ダイヤフラム）を形成するためのものであり、半導体素子をキャビティーに実装する方法・構造は具体的に開示されていない。
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置と、当該半導体装置を製造する製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、生産性が良好である、基板に半導体素子が実装されてなる半導体装置と、当該半導体装置を製造する半導体装置の製造方法とを提供することである。
本発明の第１の観点では、上記の課題を、シリコン基板よりなる第１の半導体基板及び第２の半導体基板が、シリコン酸化膜を介して貼り合わされて形成される合わせ基板と、
前記第１の半導体基板を貫通しないように形成された穴部と、前記第２の半導体基板を貫通する穴部とが連通してなり、段差形状を有する凹部と、前記凹部に実装される半導体素子と、前記第１の半導体基板を貫通しないように形成された穴部より外側であって、前記第２の半導体基板を貫通する穴部の内側の部分に形成されたビアプラグと、を有することを特徴とする半導体装置により、解決する。
本発明によれば、生産性が良好である、基板に半導体素子が実装されてなる半導体装置を提供することが可能となる。
また、前記凹部上に、前記半導体素子を封止するための蓋部が設けられており、前記蓋部が接合される接合面を除いて、前記合わせ基板の表面には絶縁膜が形成されていてもよい。
また、前記第１の半導体基板と、前記第２の半導体基板の結晶方位が異なるように、当該第１の半導体基板と第２の半導体基板とが貼り合わせられて前記合わせ基板が構成されていると、実装される半導体素子の実装の自由度が向上する。
また、本発明の第２の観点では、上記の課題を、シリコン基板よりなる第１の半導体基板と第２の半導体基板とを、シリコン酸化膜を介して貼り合わせて合わせ基板を形成する第１の工程と、
前記シリコン酸化膜が露出するように、前記第２の半導体基板を貫通する穴部を形成する第２の工程と、
前記第２の半導体基板を貫通する穴部から露出するシリコン酸化膜を除去する第３の工程と、
前記第２の半導体基板上に、前記第２の半導体基板を貫通する穴部の開口面積よりも開口面積の大きいレジストパターンを形成し、エッチングを行うことにより、前記第２の半導体基板を貫通する穴部と、前記第１の半導体基板を貫通しないよう形成した穴部とからなる段差形状の凹部を形成する第４の工程と、
前記第４の工程で形成された、前記第１の半導体基板を貫通しないように形成した穴部より外側であって、前記第２の半導体基板を貫通する穴部の内側の部分にビアホールを形成する第５の工程と、
前記ビアホールにビアプラグを形成する第６の工程と、
前記凹部に半導体素子を実装する第７の工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
本発明によれば、基板に半導体素子が実装されてなる半導体装置を良好な生産性で製造することが可能となる。
また、前記半導体装置は前記凹部上に、前記半導体素子を封止するための蓋部が設けられており、前記第４の工程と前記第５の工程の間に、前記蓋部が接合される接合面を除いて、前記合わせ基板の表面に絶縁膜を形成する工程を有することもできる。
また、前記第７の工程の後に、前記凹部上に前記半導体素子を封止するための蓋部を陽極接合する工程を有することができる。
また、前記第１の工程では、前記第１の半導体基板と、前記第２の半導体基板の結晶方位が異なるように、当該第１の半導体基板と、前記第２の半導体基板とが貼り合わせられると、実装される半導体素子の実装の自由度が向上する。
本発明によれば、生産性が良好である、基板に半導体素子が実装されてなる半導体装置と、当該半導体装置を製造する半導体装置の製造方法とを提供することが可能となる。
本発明による半導体装置は、複数の半導体基板が貼り合わせて形成される合わせ基板と、前記合わせ基板に形成された凹部と、前記凹部に実装される半導体素子と、を有することが特徴である。
従来は、半導体基板の凹部（キャビティー）に半導体素子を実装する場合、半導体基板の厚さにより半導体素子を収納する凹部の深さに制約を受ける場合があった。また、凹部を深く形成する場合には、特殊な半導体基板を高コストをかけて作成する必要があった。
そこで、本発明による半導体装置では、複数の半導体基板を貼り合わせた合わせ基板を用いて半導体素子を実装する凹部を形成していることが特徴である。このため、一般的で安価な半導体基板（例えばシリコンウェハなど）を用いて、従来に比べて深い凹部が形成された半導体素子の実装用の基板を容易に構成することが可能になっている。この結果、良好な生産性で凹部に半導体素子が実装されてなる半導体装置を構成することが可能となる。
また、上記の半導体装置を製造する場合には、合わせ基板に対して凹部を形成するためのエッチングを行うことになるために、エッチング可能な深さが従来の半導体基板に比べて深く、エッチング量のマージンが大きくなる。
また、上記の合わせ基板をエッチングして凹部を形成する場合には、複数の半導体基板の接合面を、エッチングのストッパ層として用いることが可能となる。このため、凹部の形成が容易となるとともに、加工の精度が良好となる効果を奏する。例えば、上記の半導体基板としてシリコン基板を用いた場合には、半導体基板の接合面に、シリコン酸化膜を含む膜を接合層として形成しておくことが好ましい。当該接合層は、シリコン基板の貼り合わせに用いるとともに、凹部を形成する場合のエッチングのストッパ層として用いることができる。
次に、上記の半導体装置の製造方法の一例と、製造される半導体装置の構成の一例について、図面に基づき説明する。
図１Ａ〜図１Ｇは、本発明の実施例１による半導体装置の製造方法を手順を追って示す図であり、図１Ｇは、本発明の実施例１による半導体装置の構造についても示している。ただし、以下の図中において、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
まず、図１Ａに示す工程においては、例えばシリコン基板（シリコンウェハ）よりなる第１の半導体基板１０１と、シリコン基板（シリコンウェハ）よりなる第２の半導体基板１０３を貼り合わせて（接合して）、合わせ基板１０４を形成する。このような基板は、ＳＯＩ基板と呼ばれる場合がある。
また、シリコンウェハ（厚さ６００μｍ乃至８００μｍ程度）を、上記の第１の半導体基板１０１または第２の半導体基板１０３として用いる場合には、シリコンウェハを予め研削により薄くしておいてもよい。本実施例の場合、例えば、シリコンウェハを厚さが２００μｍ乃至３００μｍ程度となるように研削して第１の半導体基板１０１として用い、第２の半導体基板１０３には、シリコンウェハを研削せずに（厚さ６００μｍ乃至８００μｍ）そのまま用いる。
また、上記の第１の半導体基板１０１と、第２の半導体基板１０３の間（接合面）には、基板の接合を容易にするための所定の接合層１０２が形成されていることが好ましい。本実施の場合、例えば、第１の半導体基板１０１上にシリコン酸化膜よりなる接合層１０２を形成しておくことで、第１の半導体基板１０１と第２の半導体基板１０３の貼り合わせが容易となる。例えば、第１の基板１０１上に形成された接合層１０２上に第２の半導体基板１０３を載置し、１１００℃程度に加熱することで、接合層１０２を介して第１の半導体基板１０１と第２の半導体基板１０３を安定に貼り合わせることができる。
また、上記の接合層１０２は、凹部を形成する場合の合わせ基板１０４のエッチングのストッパ層として用いることもできる（後述）。
次に、図１Ｂに示す工程において、合わせ基板１０４（第２の半導体基板１０３）上に、例えばフォトリソグラフィ法によるパターニング法を用いて、開口部１０５Ａを有するレジストパターン１０５を形成する。
次に、図１Ｃに示す工程において、例えばプラズマを用いたＲＩＥ（リアクティブイオンエッチング）などのドライエッチングにより、レジストパターン１０５をマスクにして第２の半導体基板１０３のパターンエッチングを行い、第２の半導体基板１０３に穴部１０３Ａを形成する。また、当該パターンエッチングは、ウェットエッチングにより行ってもよい。
上記のエッチングにおいては、第２の半導体基板１０３と組成の異なる接合層１０２がエッチングのストッパ層として機能するため、エッチングは接合層１０２が露出した時点で一旦停止することになる。
次に、図１Ｄに示す工程において、ドライエッチングに用いるガスの種類を変更して（またはウェットエッチングに用いるエッチング液を変更して）穴部１０３Ａの底部に露出した接合層１０２をエッチングにより除去する。さらに、図１Ｃに示した場合と同様にして、ドライエッチングにより、図１Ｃに示したレジストパターン１０５をマスクにして第１の半導体基板１０１のパターンエッチングを行い、第１の半導体基板１０１を貫通する穴部（ビアホール）１０１Ａを形成する。また、当該パターンエッチングは、ウェットエッチングにより行ってもよい。
次に、レジストパターン１０５を除去した後、新たに合わせ基板１０４（第２の半導体基板１０３）上に、開口部１０６Ａを有するレジストパターン１０６を形成する。次に、ドライエッチングにより、レジストパターン１０６をマスクにして第２の半導体基板１０３のパターンエッチング（ドライエッチング）を行い、第２の半導体基板１０３を貫通する、半導体素子を実装するための凹部（穴部）１０３Ｂを形成する。また、当該パターンエッチングは、ウェットエッチングにより行ってもよい。
上記のエッチングにおいては、第２の半導体基板１０３と組成の異なる接合層１０２がエッチングのストッパ層として機能するため、エッチングは接合層１０２が露出した時点で停止することになる。すなわち、深さが第２の半導体基板１０３の厚さと略同じとなる凹部１０３Ｂを容易に形成することができる。
次に、図１Ｅに示す工程において、合わせ基板１０４（第１の半導体基板１０１、第２の半導体基板１０３）の表面に絶縁膜（例えば熱酸化膜）１０７を形成する。また、後の工程において半導体素子を封止するための蓋部が接合される接合面１０３Ｃの絶縁膜は、剥離しておくことが好ましい。
次に、ビアホール１０１Ａに、例えばメッキ法により、導電性材料（例えばＣｕ）よりなるビアプラグ１０８を形成する。
次に、図１Ｆに示す工程において、バンプ１１０が形成された半導体素子１０９を、凹部１０３Ｂに実装する。この場合、半導体素子１０９は、凹部１０３Ｂの底部側の、合わせ基板１０４（第１の半導体基板１０１）を貫通するように形成されたビアプラグ１０８にフリップチップ接続されて実装される。
さらに、実装される半導体素子１０９の仕様によっては、次の図１Ｇの工程を実施して半導体素子１０９を凹部１０３Ｂに封止（密閉）するようにしてもよい。例えば、半導体素子の一種として、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子がある。このようなＭＥＭＳ素子の中には、所定の密閉空間に封止されて用いられることが好ましいものも多い。この場合、以下のようにして半導体素子１０９を封止すればよい。
例えば、図１Ｇに示す工程においては、凹部１０３Ｂ上に、半導体素子１０９を封止するための、平板状の蓋部１１１を設置する。この場合、蓋部１１１は、合わせ基板１０４（第２の半導体基板１０３）の接合面１０３Ｃに接合される。また、蓋部１１１がガラスよりなる場合、シリコンよりなる第２の半導体基板１０３と、陽極接合により接合することができる。このようにして、凹部１０３Ｂが密閉空間とされ、当該密閉空間に半導体素子１０９が封止される。
このようにして、合わせ基板１０４の凹部１０３Ｂに半導体素子１０９が実装されてなる半導体装置１００を製造することができる。
上記の半導体装置の製造方法では、合わせ基板１０４を用いているために、半導体素子１０９を実装するための凹部１０３Ｂの深さを深く形成することが容易となっていることが特徴である。例えば上記の構造においては、凹部１０３Ｂが第２の半導体基板１０３を貫通するように形成されているため、凹部１０３Ｂの深さは、第２の半導体基板１０３の厚さ（６００μｍ乃至８００μｍ）と同じ程度にすることができる。
また、先に説明したように、半導体基板を接合するための接合層１０２が、凹部１０３Ｂをエッチングにより形成する場合のエッチングのストッパ層として機能するため、凹部１０３Ｂのエッチング深さの制御が容易となっている。
例えば、本実施例の場合には、合わせ基板１０４に複数の凹部１０３Ｂを形成して半導体素子を実装し、後の工程において個片化（合わせ基板１０４を切断）することで複数の半導体装置１００を製造する場合がある。このような場合においても、エッチングストッパ層（接合層１０２）を用いたエッチングによって凹部１０３Ｂを形成することにより、複数の凹部１０３の間での深さのばらつきを抑制することができる。
また、半導体素子を実装するための凹部を形成する場合に、貼り合わせられる複数の半導体基板にそれぞれ穴部を形成して連通させることで、さらに深い凹部を形成することができる。すなわち、凹部をエッチングにより形成する場合に、最初の半導体基板を貫通させた後で、さらに露出した次の半導体基板もエッチングし、半導体素子を実装するための凹部を形成すればよい。
また、上記のようにして深い凹部が形成されると、複数の半導体素子（例えば積層された半導体素子）を実装する場合に好適な構造となる。次に、このような半導体装置の製造方法の一例について説明する。
図２Ａ〜図２Ｉは、本発明の実施例２による半導体装置の製造方法を手順を追って示す図であり、図２Ｉは、本発明の実施例２による半導体装置の構造についても示している。ただし、以下の図中において、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
まず、図２Ａに示す工程においては、実施例１の図１Ａに示した工程と同様にして、合わせ基板２０４を形成する。この場合、例えばシリコン基板（シリコンウェハ）よりなる第１の半導体基板２０１と、シリコン基板（シリコンウェハ）よりなる第２の半導体基板２０３を貼り合わせて、合わせ基板２０４を形成すればよい。また、上記の第１の半導体基板２０１と、第２の半導体基板２０３の間（接合面）には、基板を安定に接合するために、例えばシリコン酸化膜よりなる接合層２０２が形成されていることが好ましい。また、接合層２０２は、後述するエッチングにおいてストッパ層として用いることもできる。
また、本実施例の場合には、予め研削により、第２の半導体基板２０３を、第１の半導体基板２０１より薄くしておくことが好ましい。
次に、図２Ｂに示す工程において、合わせ基板２０４（第２の半導体基板２０３）上に、例えばフォトリソグラフィ法によるパターニング法を用いて、開口部２０５Ａを有するレジストパターン２０５を形成する。
次に、図２Ｃに示す工程において、ドライエッチングにより、レジストパターン２０５をマスクにして第２の半導体基板２０３のパターンエッチングを行い、第２の半導体基板２０３を貫通する穴部２０３Ａを形成する。また、当該パターンエッチングは、ウェットエッチングにより行ってもよい。
上記のエッチングにおいては、第２の半導体基板２０３と組成の異なる接合層２０２がエッチングのストッパ層として機能するため、エッチングは接合層２０２が露出した時点で一旦停止することになる。
次に、図２Ｄに示す工程において、ドライエッチングに用いるガスの種類を変更して（またはウェットエッチングに用いるエッチング液を変更して）穴部２０３Ａの底部に露出した接合層２０２をエッチングにより除去する。さらに、新たに合わせ基板２０４（第２の半導体基板２０３）上に、図２Ｅに示すエッチングに用いる、開口部２０６Ａを有するレジストパターン２０６を形成する。この場合、開口部２０６Ａの開口面積が、穴部２０３Ａの開口面積よりも大きいと、後述するように段差形状を有する凹部を形成することができる。
また、第１の半導体基板２０１側には、図２Ｆに示すエッチングで用いる、開口部２０７Ａを有するレジストパターン２０７を形成しておく。
次に、図２Ｅに示す工程において、ドライエッチングにより、レジストパターン２０６をマスクにして第２の半導体基板２０３のパターンエッチングを行う。上記の第２の半導体基板２０３のエッチングにおいては、接合層２０２がエッチングのストッパ層として機能するため、第２の半導体基板２０３のエッチングは接合層２０２が露出した時点で停止することになる。ここで、第２の半導体基板２０３を貫通する穴部２０３Ａの開口面積が開口部２０６Ａに対応して大きくされる。
また、上記の半導体基板２０３のエッチングにおいては、露出した第１の半導体基板２０１のパターンエッチングも行われることになる。この場合、第２の半導体基板２０３のエッチングに伴って第１の半導体基板２０１もエッチングされ、第１の半導体基板には穴部２０１Ａが形成される。上記の穴部２０１Ａは、第１の半導体基板２０１を貫通しないように形成されることが好ましく、このため、先に説明したように、第１の半導体基板２０１は第２の半導体基板２０３よりも厚くなるように予め構成されておくことが好ましい。
上記のエッチングの結果、第２の半導体基板２０３を貫通する穴部２０３Ａと、第１の半導体基板２０１に形成された穴部２０１Ａが連通してなる凹部２０８が形成される。このように、本実施例の場合には、上記の凹部２０８が、貼り合わせられた複数の半導体基板にわたって形成されるため、凹部２０８の深さを深くすることができる。
また、凹部２０８は、上層となる第２の半導体基板２０３側で穴部２０３Ａの開口面積が大きく、下層となる第１の半導体基板２０１側で穴部２０１Ａの開口面積が小さくなるように形成される。
次に、図２Ｆに示す工程において（本図では前図と上下が逆になっている）、ドライエッチングにより、レジストパターン２０７をマスクにして第１の半導体基板２０１のパターンエッチングを行い、第１の半導体基板２０１を貫通する穴部（ビアホール）２０１Ｂを形成する。さらに、ドライエッチングに用いるガスの種類を変更して穴部２０１Ｂの底部に露出した接合層２０２をエッチングにより除去する。
次に、図２Ｇに示す工程において、合わせ基板２０４（第１の半導体基板２０１、第２の半導体基板２０３）の表面に絶縁膜（例えば熱酸化膜）２０９を形成する。また、後の工程において半導体素子を封止するための蓋部が接合される接合面２０３Ｃの絶縁膜は、剥離しておくことが好ましい。
次に、ビアホール２０１Ｂに、例えばメッキ法により、導電性材料（例えばＣｕ）よりなるビアプラグ２１０を形成する。
次に、図２Ｈに示す工程において、バンプ２１２が形成された半導体素子２１１を、凹部２０８に実装する。この場合、半導体素子２１１は、凹部２０８の底部側の、合わせ基板２０４（第１の半導体基板２０１）を貫通するように形成されたビアプラグ２１０にフリップチップ接続されて実装される。また、半導体素子２１１の、バンプ２１２が形成されている面には、別の半導体素子２１３がバンプ２１４を介して接続されている。
本実施例による半導体装置では、このように凹部２０８が複数の半導体基板にわたって深く形成されているため、積層された複数の半導体素子２１１，２１３を実装することが可能になっている。
例えば、半導体素子２１３がＭＥＭＳ素子である場合、当該ＭＥＭＳ素子のドライバを含む半導体素子２１１がＭＥＭＳ素子と積層されて実装されると、半導体装置を小型化することが可能となり、好ましい。
また、実施例１の場合と同様に、さらに、次の図２Ｉの工程を実施して半導体素子２１１，２１３を凹部２０８に封止するようにしてもよい。
例えば、図２Ｉに示す工程においては、凹部２０８上に、半導体素子２１１，２１３を封止するための、平板状の蓋部２１５を設置する。この場合、蓋部２１５は、合わせ基板２０４（第２の半導体基板２０３）の接合面２０３Ｃに接合される。また、蓋部２１５がガラスよりなる場合、シリコンよりなる第２の半導体基板２０３と、陽極接合により接合することができる。このようにして、凹部２０８が密閉空間とされ、当該密閉空間に半導体素子２１１，２１３が封止される。
このようにして、合わせ基板２０４の凹部２０８に、積層された半導体素子２１１，２１３が実装されてなる半導体装置２００を製造することができる。
上記の半導体装置の製造方法では、半導体素子を実装する凹部２０８が、複数の貼り合わせられた半導体基板２０１，２０３にわたって形成されるため、凹部２０８の深さを深く形成することができることが特徴である。例えば、上記の凹部２０８は、第２の半導体基板２０３を貫通する穴部２０３Ａと、第１の半導体基板２０１に形成された穴部２１０１Ａが連通した構造となっている。
このため、上記の半導体装置２００においては、様々な種類の半導体素子を実装（封止）することが可能であり、例えば、ＭＥＭＳ素子とそのドライバを含む半導体素子を積層して実装（封止）することも可能である。
また、上記の実施例において、合わせ基板を構成する複数の半導体基板の結晶方位が異なるようにして合わせ基板を構成してもよい。例えば、実施例２の場合を例にとると、第１の半導体基板２０１と、第２の半導体基板２０３の結晶方位が異なるようにそれぞれの基板を貼り合わせて、合わせ基板２０４を形成してもよい。
図３Ａは、上記の実施例２の図２Ｇに相当する状態を平面視した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。また、本図に示す場合、第１の半導体基板２０１の結晶方位と、第２の半導体基板２０３の結晶方位が４５度異なるようにしてそれぞれの基板が貼り合わせられている。この場合、本図に示すように、穴部２０３Ａと穴部２０１Ａの向きが異なるように形成することができる。
また、図３Ｂは、図３Ａに続く工程（実施例２の図２Ｈに相当する状態）を平面視した図である。このように本図に示す場合、半導体素子２１３を、半導体素子２１１に対して斜めになるように、実装することが可能である。
すなわち、貼り合わせられる複数の基板の結晶方位が異なるようにして合わせ基板を形成することで、半導体素子の実装の方向を様々に変更することが可能となり、半導体装置の設計の自由度が向上して、省スペースに半導体素子を実装することが可能となる。
また、先に説明したように、半導体基板をエッチングする場合には、プラズマを用いたドライエッチングとエッチング液を用いたウェットエッチングの双方を用いることが可能である。
図４は、上記の実施例２において、図２Ｆの工程において、ビアホールを異方性エッチングにより形成し、半導体装置２００に相当する半導体装置２００Ａを製造した例である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
図４を参照するに、本図に示す場合、図２Ｉに示すビアプラグ２１０に相当するビアプラグ２１０Ａが、テーパー形状となっている。このように、必要に応じてエッチングの方法や、エッチング形状などは様々に変形・変更してもよい。
また、上記の実施例に記載した半導体装置１００，２００に封止される半導体素子の例としては、例えば、加速度センサ、温度センサ、マイクロミラーデバイス、受光素子、発光素子などがある。また、本発明はこれらに限定されず、他の様々な半導体素子を実装（封止）することも可能である。
また、上記の実施例では、合わせ基板を構成する半導体基板としてシリコン基板を例にとって説明したが、本発明はこれに限定されず、例えばＳｉＧｅ基板や、化合物半導体基板なども用いてもよい。
本発明によれば、生産性が良好である、基板に半導体素子が実装されてなる半導体装置と、当該半導体装置を製造する半導体装置の製造方法とを提供することが可能となる。
実施例１による半導体装置の製造方法を示す図（その１）である。 実施例１による半導体装置の製造方法を示す図（その２）である。 実施例１による半導体装置の製造方法を示す図（その３）である。 実施例１による半導体装置の製造方法を示す図（その４）である。 実施例１による半導体装置の製造方法を示す図（その５）である。 実施例１による半導体装置の製造方法を示す図（その６）である。 実施例１による半導体装置の製造方法を示す図（その７）である。 実施例２による半導体装置の製造方法を示す図（その１）である。 実施例２による半導体装置の製造方法を示す図（その２）である。 実施例２による半導体装置の製造方法を示す図（その３）である。 実施例２による半導体装置の製造方法を示す図（その４）である。 実施例２による半導体装置の製造方法を示す図（その５）である。 実施例２による半導体装置の製造方法を示す図（その６）である。 実施例２による半導体装置の製造方法を示す図（その７）である。 実施例２による半導体装置の製造方法を示す図（その８）である。 実施例２による半導体装置の製造方法を示す図（その９）である。 実施例２の変形例を示す図（その１）である。 実施例２の変形例を示す図（その２）である。 実施例２の別の変形例を示す図である。
符号の説明
１００，２００，２００Ａ 半導体装置
１０１，１０３，２０１，２０３ 半導体基板
１０１Ａ，１０３Ａ，２０１Ａ，２０３Ａ，２０１Ｂ 穴部
１０３Ｂ，２０８ 凹部
１０２，２０２ 接合層
１０４，２０４ 合わせ基板
１０５，１０６，２０５，２０６，２０７ レジストパターン
１０５Ａ，１０６Ａ，２０５Ａ，２０６Ａ，２０７Ａ 開口部
１０７，２０９ 絶縁膜
１０８，２１０ ビアプラグ
１０９，２１１，２１３ 半導体素子
１１０，２１２，２１４ バンプ
１１１，２１５ 蓋部

Claims (7)

  1. シリコン基板よりなる第１の半導体基板及び第２の半導体基板が、シリコン酸化膜を介して貼り合わされて形成される合わせ基板と、
    前記第１の半導体基板を貫通しないように形成された穴部と、前記第２の半導体基板を貫通する穴部とが連通してなり、段差形状を有する凹部と、
    前記凹部に実装される半導体素子と、
    前記第１の半導体基板を貫通しないように形成された穴部より外側であって、前記第２の半導体基板を貫通する穴部の内側の部分に形成されたビアプラグと、を有することを特徴とする半導体装置。
  2. 前記凹部上に、前記半導体素子を封止するための蓋部が設けられており、
    前記蓋部が接合される接合面を除いて、前記合わせ基板の表面には絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体基板と、前記第２の半導体基板の結晶方位が異なるように、当該第１の半導体基板と第２の半導体基板とが貼り合わせられて前記合わせ基板が構成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. シリコン基板よりなる第１の半導体基板と第２の半導体基板とを、シリコン酸化膜を介して貼り合わせて合わせ基板を形成する第１の工程と、
    前記シリコン酸化膜が露出するように、前記第２の半導体基板を貫通する穴部を形成する第２の工程と、
    前記第２の半導体基板を貫通する穴部から露出するシリコン酸化膜を除去する第３の工程と、
    前記第２の半導体基板上に、前記第２の半導体基板を貫通する穴部の開口面積よりも開口面積の大きいレジストパターンを形成し、エッチングを行うことにより、前記第２の半導体基板を貫通する穴部と、前記第１の半導体基板を貫通しないよう形成した穴部とからなる段差形状の凹部を形成する第４の工程と、
    前記第４の工程で形成された、前記第１の半導体基板を貫通しないように形成した穴部より外側であって、前記第２の半導体基板を貫通する穴部の内側の部分にビアホールを形成する第５の工程と、
    前記ビアホールにビアプラグを形成する第６の工程と、
    前記凹部に半導体素子を実装する第７の工程と、を有することを特徴とする半導体装置の製造方法。
  5. 前記半導体装置は前記凹部上に、前記半導体素子を封止するための蓋部が設けられており、
    前記第４の工程と前記第５の工程の間に、前記蓋部が接合される接合面を除いて、前記合わせ基板の表面に絶縁膜を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第７の工程の後に、前記凹部上に前記半導体素子を封止するための蓋部を陽極接合する工程を有することを特徴とする請求項４または５に記載の半導体装置の製造方法。
  7. 前記第１の工程では、前記第１の半導体基板と、前記第２の半導体基板の結晶方位が異なるように、当該第１の半導体基板と、前記第２の半導体基板とが貼り合わせられることを特徴とする請求項４乃至６のいずれか１項記載の半導体装置の製造方法。
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