JP3382482B2 - 半導体パッケージ用回路基板の製造方法 - Google Patents
半導体パッケージ用回路基板の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、両面に金属層を有
するコア基材に半導体素子を収容するキャビティ用の孔
が形成され、該キャビティ孔の内壁面に、前記コア基材
の一方の面に形成される配線パターンに接続する導体層
が形成される半導体パッケージ用回路基板の製造方法に
関する。
するコア基材に半導体素子を収容するキャビティ用の孔
が形成され、該キャビティ孔の内壁面に、前記コア基材
の一方の面に形成される配線パターンに接続する導体層
が形成される半導体パッケージ用回路基板の製造方法に
関する。
【０００２】
【従来の技術】従来より、プラスチックパッケージ等の
半導体パッケージ用の回路基板を製造する方法について
図４を参照して説明する。ガラス布基材等を用いたコア
基材５１の両面に銅箔５２を積層した両面銅張基板５３
に（図４（ａ）参照）ドリルを用いてキャビティ用の孔
（以下『キャビティ孔』という）５４を形成する（図４
（ｂ）参照）。そして、上記両面銅張基板５３のキャビ
ティ孔５４の内壁面に無電解銅めっきを施して、次いで
電解銅めっきを施して上記両面銅張基板５３のキャビテ
ィ孔５４の内壁を含む両面に銅めっき皮膜５５を形成す
る（図４（ｃ）参照）。尚、上記無電解銅めっきに代え
て、キャビティ孔５４の内壁面にダイレクトプレーティ
ング法を用いてパラジウムの核を形成した後、電解銅め
っきを施しても良い。次に、前記両面銅張基板５３の両
面には、感光性レジスト膜５６が形成（例えばドライフ
ィルムが熱圧着）され（図４（ｄ）参照）、該レジスト
膜５６上にフォトマスクを積層して露光現像工程により
露光現像する。即ち、配線パターンに相当する感光部分
５６ａのフィルムが硬化して残り、マスクを施した非感
光部分５６ｂのフィルムが溶解される（図４（ｅ）参
照）。
半導体パッケージ用の回路基板を製造する方法について
図４を参照して説明する。ガラス布基材等を用いたコア
基材５１の両面に銅箔５２を積層した両面銅張基板５３
に（図４（ａ）参照）ドリルを用いてキャビティ用の孔
（以下『キャビティ孔』という）５４を形成する（図４
（ｂ）参照）。そして、上記両面銅張基板５３のキャビ
ティ孔５４の内壁面に無電解銅めっきを施して、次いで
電解銅めっきを施して上記両面銅張基板５３のキャビテ
ィ孔５４の内壁を含む両面に銅めっき皮膜５５を形成す
る（図４（ｃ）参照）。尚、上記無電解銅めっきに代え
て、キャビティ孔５４の内壁面にダイレクトプレーティ
ング法を用いてパラジウムの核を形成した後、電解銅め
っきを施しても良い。次に、前記両面銅張基板５３の両
面には、感光性レジスト膜５６が形成（例えばドライフ
ィルムが熱圧着）され（図４（ｄ）参照）、該レジスト
膜５６上にフォトマスクを積層して露光現像工程により
露光現像する。即ち、配線パターンに相当する感光部分
５６ａのフィルムが硬化して残り、マスクを施した非感
光部分５６ｂのフィルムが溶解される（図４（ｅ）参
照）。
【０００３】次に、前記両面銅張基板５３に露出した銅
めっき皮膜５５を形成された部位（配線パターンに相
当）にすずめっき又ははんだをめっき５７を施す（図４
（ｆ）参照）。次に、前記両面銅張基板５３の感光性レ
ジスト膜５６の感光部分５６ａを剥離させて露出した銅
めっき皮膜５５及びその下層の銅箔５２をエッチングに
より除去した後（図４（ｇ）参照）、前記すずめっき又
ははんだめっき５７を施した部位を溶解除去して、前記
両面銅張基板５３の両面に銅めっき皮膜５５を施した信
号線，電源線等の配線パターンを形成すると共に、キャ
ビティ孔５４の内壁面にコア基材５１の下面側のグラン
ド層などの配線パターンに接続する導体層５５ａを形成
していた（図４（ｈ）参照）。
めっき皮膜５５を形成された部位（配線パターンに相
当）にすずめっき又ははんだをめっき５７を施す（図４
（ｆ）参照）。次に、前記両面銅張基板５３の感光性レ
ジスト膜５６の感光部分５６ａを剥離させて露出した銅
めっき皮膜５５及びその下層の銅箔５２をエッチングに
より除去した後（図４（ｇ）参照）、前記すずめっき又
ははんだめっき５７を施した部位を溶解除去して、前記
両面銅張基板５３の両面に銅めっき皮膜５５を施した信
号線，電源線等の配線パターンを形成すると共に、キャ
ビティ孔５４の内壁面にコア基材５１の下面側のグラン
ド層などの配線パターンに接続する導体層５５ａを形成
していた（図４（ｈ）参照）。
【０００４】この後、前記両面銅張基板５３の下面に放
熱板５８等を接着して形成されたキャビティ内にＬＳＩ
等の半導体素子５９を収容した後、両面銅張基板５３の
上面に形成された信号線や電源線などと半導体素子５９
のボンディングパッド間にワイヤボンディングを施し、
半導体素子と配線パターンとをボンディングワイヤ６０
により電気的に接続していた（図４（ｉ）参照）。
熱板５８等を接着して形成されたキャビティ内にＬＳＩ
等の半導体素子５９を収容した後、両面銅張基板５３の
上面に形成された信号線や電源線などと半導体素子５９
のボンディングパッド間にワイヤボンディングを施し、
半導体素子と配線パターンとをボンディングワイヤ６０
により電気的に接続していた（図４（ｉ）参照）。
【０００５】
【発明が解決しようとする課題】上記感光性レジスト膜
５６に積層されるフォトマスクは、キャビティ部分にお
いては、キャビティ孔５４の周縁部の輪郭に沿って形成
されていため、実際の配線パターンとフォトマスクとの
ずれが生じ易い。具体的には、コア基材５１として用い
たガラス布基材は熱が加わると伸縮することから、例え
ば、ドライフィルムを熱圧着したコア基材５１を露光現
像する工程までに、上記コア基材５１が伸縮してフォト
マスクとピッチが合わなくなる。例えば、図４（ｅ）に
示すように、コア基材５１が伸びて感光性レジスト膜５
６の感光部分５６ａがキャビティ孔５４の上縁部５４ａ
より離間する方向にずれる。図４（ｃ）に示すように、
上記キャビティ孔５４の内壁面には、コア基材５１の下
面側の配線パターンとの電気的導通を取るための導体層
５５ａが形成されるため、上記感光性レジスト膜５６が
上縁部５４ａよりずれると、図４（ｈ）に示すように本
来導体パターンとして残したくない部分まで導体層５５
ａが形成されてしまう。
５６に積層されるフォトマスクは、キャビティ部分にお
いては、キャビティ孔５４の周縁部の輪郭に沿って形成
されていため、実際の配線パターンとフォトマスクとの
ずれが生じ易い。具体的には、コア基材５１として用い
たガラス布基材は熱が加わると伸縮することから、例え
ば、ドライフィルムを熱圧着したコア基材５１を露光現
像する工程までに、上記コア基材５１が伸縮してフォト
マスクとピッチが合わなくなる。例えば、図４（ｅ）に
示すように、コア基材５１が伸びて感光性レジスト膜５
６の感光部分５６ａがキャビティ孔５４の上縁部５４ａ
より離間する方向にずれる。図４（ｃ）に示すように、
上記キャビティ孔５４の内壁面には、コア基材５１の下
面側の配線パターンとの電気的導通を取るための導体層
５５ａが形成されるため、上記感光性レジスト膜５６が
上縁部５４ａよりずれると、図４（ｈ）に示すように本
来導体パターンとして残したくない部分まで導体層５５
ａが形成されてしまう。
【０００６】これにより、図４（ｉ）に示すように、両
面銅張基板５３の下面側に放熱板５８を接着して形成さ
れたキャビティ内に半導体素子５９を収容してワイヤボ
ンディングを行う際に、ボンディングワイヤ６０とキャ
ビティ孔５４の上縁部５４ａに形成された導体層５５ａ
のエッジ部６１とが接触してしまうおそれがある。即
ち、ボンディングフィンガーは、キャビティ内の半導体
素子５９のボンディングパッドより両面銅張基板５３の
上面に形成された信号線や電源線等のボンディングパッ
ドへキャビティ孔５４の内側から外側に引き出されるよ
うにボンディングされるため、ボンディングワイヤ６０
が上縁部５４ａに形成された導体層５５ａのエッジ部６
１に接触して信号線が電気的にショートしてしまうおそ
れがあった。
面銅張基板５３の下面側に放熱板５８を接着して形成さ
れたキャビティ内に半導体素子５９を収容してワイヤボ
ンディングを行う際に、ボンディングワイヤ６０とキャ
ビティ孔５４の上縁部５４ａに形成された導体層５５ａ
のエッジ部６１とが接触してしまうおそれがある。即
ち、ボンディングフィンガーは、キャビティ内の半導体
素子５９のボンディングパッドより両面銅張基板５３の
上面に形成された信号線や電源線等のボンディングパッ
ドへキャビティ孔５４の内側から外側に引き出されるよ
うにボンディングされるため、ボンディングワイヤ６０
が上縁部５４ａに形成された導体層５５ａのエッジ部６
１に接触して信号線が電気的にショートしてしまうおそ
れがあった。
【０００７】本発明の目的は、上記従来技術の課題を解
決し、キャビティに収容される半導体素子とコア基材に
形成される配線パターンとをワイヤボンディングする際
に、ボンディングワイヤがキャビィ内壁面に形成される
導体層と接触して信号線が電気的にショートしないよう
にした半導体パッケージ用回路基板の製造方法を提供す
ることにある。
決し、キャビティに収容される半導体素子とコア基材に
形成される配線パターンとをワイヤボンディングする際
に、ボンディングワイヤがキャビィ内壁面に形成される
導体層と接触して信号線が電気的にショートしないよう
にした半導体パッケージ用回路基板の製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。即ち、両面に金属層を有す
るコア基材の所定部位に半導体素子を収容するキャビテ
ィ孔を形成する工程と、キャビティ孔の内壁面にコア基
材の一方の面に形成される配線パターンに接続するよう
に第１のめっき皮膜を形成する第１のめっき工程と、第
１のめっき皮膜が形成されたコア基材の両面にキャビテ
ィ孔を覆うようにレジスト膜を形成する工程と、コア基
材の配線パターンに相当する部位及びキャビティ孔より
小径の部位のレジスト膜を除去する露光現像工程と、レ
ジスト膜をマスクとして、コア基材の配線パターンに相
当する部位及びキャビティ孔の内壁面に形成された第１
のめっき皮膜上に第２のめっき皮膜を形成する第２のめ
っき工程と、第２のめっき工程後に、コア基材の両面に
形成されたレジスト膜を除去する工程と、第２のめっき
皮膜をマスクとして、第１のめっき皮膜及びその下層の
金属層の部位を除去する工程と、コア基材の配線パター
ンに相当する部位及びキャビティ孔の内壁面を覆う第２
のめっき皮膜を除去する工程とを含むことを特徴とす
る。
するため次の構成を備える。即ち、両面に金属層を有す
るコア基材の所定部位に半導体素子を収容するキャビテ
ィ孔を形成する工程と、キャビティ孔の内壁面にコア基
材の一方の面に形成される配線パターンに接続するよう
に第１のめっき皮膜を形成する第１のめっき工程と、第
１のめっき皮膜が形成されたコア基材の両面にキャビテ
ィ孔を覆うようにレジスト膜を形成する工程と、コア基
材の配線パターンに相当する部位及びキャビティ孔より
小径の部位のレジスト膜を除去する露光現像工程と、レ
ジスト膜をマスクとして、コア基材の配線パターンに相
当する部位及びキャビティ孔の内壁面に形成された第１
のめっき皮膜上に第２のめっき皮膜を形成する第２のめ
っき工程と、第２のめっき工程後に、コア基材の両面に
形成されたレジスト膜を除去する工程と、第２のめっき
皮膜をマスクとして、第１のめっき皮膜及びその下層の
金属層の部位を除去する工程と、コア基材の配線パター
ンに相当する部位及びキャビティ孔の内壁面を覆う第２
のめっき皮膜を除去する工程とを含むことを特徴とす
る。
【０００９】また、第１のめっき工程は、無電解銅めっ
き又は無電解銅合金めっきを施した後、電解銅めっき又
は電解銅合金めっきを施すことを特徴とする。また、第
１のめっき工程は、キャビティ孔の内壁面にパラジウム
の核を付着させた後、電解銅めっき又は電解銅合金めっ
きを施すことを特徴とする。また、第２のめっき工程に
先立って、第１のめっき皮膜を形成した配線パターンに
相当する部位に、電解銅めっき又は電解銅合金めっきを
施すことを特徴とする。また、露光現像工程は、レジス
ト膜として感光性フィルムを用い、該感光性フィルムに
積層するフォトマスクは、該感光性フィルムの感光部分
をキャビティ孔の内壁面の縁部よりも内側へ少なくとも
４０μｍ突出するように形成することを特徴とする。
また、レジスト膜の除去は、感光性フィルムに水分を
含ませて膨潤させて剥離することを特徴とする。また、
第２のめっき工程は、電解すずめっき又は電解はんだめ
っきを施すことを特徴とする。また、第２のめっき皮膜
を除去する工程後、コア基材の一方の面へキャビティ孔
を閉塞するように放熱板を接着してキャビティを形成す
る工程を有することを特徴とする。また、放熱板を、樹
脂系接着剤又ははんだを介して接着することを特徴とす
る。また、回路基板の他方の面に、キャビティ孔の開口
面積が異なる回路基板の一方の面を積層して多層に形成
する工程を有することを特徴とする。また、第２のめっ
き皮膜を除去する工程後、コア基材の一方の面に回路基
板を接着してキャビティを形成する工程を有することを
特徴とする。
き又は無電解銅合金めっきを施した後、電解銅めっき又
は電解銅合金めっきを施すことを特徴とする。また、第
１のめっき工程は、キャビティ孔の内壁面にパラジウム
の核を付着させた後、電解銅めっき又は電解銅合金めっ
きを施すことを特徴とする。また、第２のめっき工程に
先立って、第１のめっき皮膜を形成した配線パターンに
相当する部位に、電解銅めっき又は電解銅合金めっきを
施すことを特徴とする。また、露光現像工程は、レジス
ト膜として感光性フィルムを用い、該感光性フィルムに
積層するフォトマスクは、該感光性フィルムの感光部分
をキャビティ孔の内壁面の縁部よりも内側へ少なくとも
４０μｍ突出するように形成することを特徴とする。
また、レジスト膜の除去は、感光性フィルムに水分を
含ませて膨潤させて剥離することを特徴とする。また、
第２のめっき工程は、電解すずめっき又は電解はんだめ
っきを施すことを特徴とする。また、第２のめっき皮膜
を除去する工程後、コア基材の一方の面へキャビティ孔
を閉塞するように放熱板を接着してキャビティを形成す
る工程を有することを特徴とする。また、放熱板を、樹
脂系接着剤又ははんだを介して接着することを特徴とす
る。また、回路基板の他方の面に、キャビティ孔の開口
面積が異なる回路基板の一方の面を積層して多層に形成
する工程を有することを特徴とする。また、第２のめっ
き皮膜を除去する工程後、コア基材の一方の面に回路基
板を接着してキャビティを形成する工程を有することを
特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の態様
を添付図面に基づいて詳細に説明する。本実施の態様
は、プラスチックパッケージ用回路基板の製造方法につ
いて説明する。図１はプラスチックパッケージ用回路基
板の製造工程を示す説明図、図２はプラスチックパッケ
ージの上視図、図３はプラスチックパッケージ用多層回
路基板の断面図である。
を添付図面に基づいて詳細に説明する。本実施の態様
は、プラスチックパッケージ用回路基板の製造方法につ
いて説明する。図１はプラスチックパッケージ用回路基
板の製造工程を示す説明図、図２はプラスチックパッケ
ージの上視図、図３はプラスチックパッケージ用多層回
路基板の断面図である。
【００１１】先ず、プラスチックパッケージの概略構成
について図１（ｉ）及び図２を参照して説明する。尚、
図１（ｉ）は図２の矢印Ａ−Ａ方向からみた部分断面図
である。図１（ｉ）において、１はコア基材であり、コ
ア部分として用いられたガラス布基材の両面に銅箔２を
重ねて加熱加圧されて形成された両面銅張基板が用いら
れる。上記ガラス布基材は、ガラス繊維を布状に編んだ
ものにエポキシ樹脂を含浸させ、乾燥後に所定の厚さに
積層したものである。上記コア基材１は、一般にドリル
によりスルーホールやキャビティ孔３が形成され、該ス
ルーホールやキャビティ孔３に対して、例えば無電解銅
めっき又は無電解銅合金めっきを施し、続いて電解銅め
っき又は電解銅めっきを施したり、或いは後述するダイ
レクトプレーティング法を用いて、両面の配線パターン
の電気的導通が取られたものが用いられる。上記キャビ
ティ孔３が形成されたコア基材１の一方の面（図１
（ｉ）下面側）には放熱板４が接着されてキャビティ５
が形成されている。上記放熱板４は、コア基材１に対し
て樹脂系接着剤又ははんだを介して接着されている。上
記キャビティ５内には、ＬＳＩ等の半導体素子６が収容
されている。また、図２に示すように、上記半導体素子
６は、そのボンディングパッド６ａと、コア基材１の他
方の面（図１（ｉ）上面側）に形成された信号線、電源
線等の上部配線パターン７に接続するボンディングパッ
ド７ａとの間を、図示しないボンディングフィンガーに
よりボンディングワイヤ８をワイヤボンディングされて
電気的導通が取られている。また上記コア基材２の下面
には信号線、電源線、グランド層等の下部配線パターン
９が形成されており、該下部配線パターン９は、キャビ
ティ孔３の内壁面に形成された導体層９ａに接続されて
いる。この導体層９ａはキャビティ孔３の上縁部３ａよ
り下がった位置まで形成されている（図１（ｉ）参
照）。
について図１（ｉ）及び図２を参照して説明する。尚、
図１（ｉ）は図２の矢印Ａ−Ａ方向からみた部分断面図
である。図１（ｉ）において、１はコア基材であり、コ
ア部分として用いられたガラス布基材の両面に銅箔２を
重ねて加熱加圧されて形成された両面銅張基板が用いら
れる。上記ガラス布基材は、ガラス繊維を布状に編んだ
ものにエポキシ樹脂を含浸させ、乾燥後に所定の厚さに
積層したものである。上記コア基材１は、一般にドリル
によりスルーホールやキャビティ孔３が形成され、該ス
ルーホールやキャビティ孔３に対して、例えば無電解銅
めっき又は無電解銅合金めっきを施し、続いて電解銅め
っき又は電解銅めっきを施したり、或いは後述するダイ
レクトプレーティング法を用いて、両面の配線パターン
の電気的導通が取られたものが用いられる。上記キャビ
ティ孔３が形成されたコア基材１の一方の面（図１
（ｉ）下面側）には放熱板４が接着されてキャビティ５
が形成されている。上記放熱板４は、コア基材１に対し
て樹脂系接着剤又ははんだを介して接着されている。上
記キャビティ５内には、ＬＳＩ等の半導体素子６が収容
されている。また、図２に示すように、上記半導体素子
６は、そのボンディングパッド６ａと、コア基材１の他
方の面（図１（ｉ）上面側）に形成された信号線、電源
線等の上部配線パターン７に接続するボンディングパッ
ド７ａとの間を、図示しないボンディングフィンガーに
よりボンディングワイヤ８をワイヤボンディングされて
電気的導通が取られている。また上記コア基材２の下面
には信号線、電源線、グランド層等の下部配線パターン
９が形成されており、該下部配線パターン９は、キャビ
ティ孔３の内壁面に形成された導体層９ａに接続されて
いる。この導体層９ａはキャビティ孔３の上縁部３ａよ
り下がった位置まで形成されている（図１（ｉ）参
照）。
【００１２】次に上記プラスチックパッケージ用回路基
板及びプラスチックパッケージの製造工程について、図
１を参照して説明する。図１（ａ）に示すコア基材１に
対して、ドリルで孔開けしてキャビティ孔３を形成する
（図１（ｂ）参照）。上記コア基材１としては、厚さ１
５０μｍ〜２００μｍ程度のガラス布基材が用いられ
る。次に、上記コア基材１に形成されるスルーホールに
めっきを施し、キャビティ孔３の内壁面にコア基材１の
下面側に形成される下部配線パターン９に連続する配線
パターンを形成するため、前記コア基材１の両面及びキ
ャビティ孔３の内壁面に第１のめっきを施して第１のめ
っき皮膜１０を形成する。具体的には、図１（ｃ）に示
すように、キャビティ孔３の内壁面を含む前記コア基材
１の両面に銅又は銅合金を厚さ１２μｍ程度めっきす
る。上記第１のめっき皮膜１０は、キャビティ孔３の内
壁面においては、例えばダイレクトプレーティング法に
よりパラジウムの核を付着させておいて電解銅めっき又
は電解銅合金めっきを施したり、或いは無電解銅めっき
又は無電解銅合金めっきを施した後、電解銅めっき又は
電解銅合金めっきを連続して施すことにより形成され
る。
板及びプラスチックパッケージの製造工程について、図
１を参照して説明する。図１（ａ）に示すコア基材１に
対して、ドリルで孔開けしてキャビティ孔３を形成する
（図１（ｂ）参照）。上記コア基材１としては、厚さ１
５０μｍ〜２００μｍ程度のガラス布基材が用いられ
る。次に、上記コア基材１に形成されるスルーホールに
めっきを施し、キャビティ孔３の内壁面にコア基材１の
下面側に形成される下部配線パターン９に連続する配線
パターンを形成するため、前記コア基材１の両面及びキ
ャビティ孔３の内壁面に第１のめっきを施して第１のめ
っき皮膜１０を形成する。具体的には、図１（ｃ）に示
すように、キャビティ孔３の内壁面を含む前記コア基材
１の両面に銅又は銅合金を厚さ１２μｍ程度めっきす
る。上記第１のめっき皮膜１０は、キャビティ孔３の内
壁面においては、例えばダイレクトプレーティング法に
よりパラジウムの核を付着させておいて電解銅めっき又
は電解銅合金めっきを施したり、或いは無電解銅めっき
又は無電解銅合金めっきを施した後、電解銅めっき又は
電解銅合金めっきを連続して施すことにより形成され
る。
【００１３】次に、図１（ｄ）に示すように、前記コア
基材１の両面に感光性フィルム、例えばドライフィルム
１１を前記キャビティ孔３を閉塞するように被覆して熱
圧着する。上記ドライフィルム１１としては、ＰＶＡ
（ポリビニルアルコール）を使用したカバーフィルムの
上にフォトレジスト層を設け、該フォトレジスト層の上
層にポリエステル等のベースフィルムを積層した厚さ１
２μｍ程度の水溶性ドライフィルムが好適に用いられ、
上記カバーフィルムを剥離させてコア基材１の上に積層
される。上記ドライフィルム１１上には図示しないフォ
トマスクが積層され、該フォトマスクには上部配線パタ
ーン７及び下部配線パターン９が非感光部分１１ａとな
るようにマスクパターンが形成されており、かつ感光部
分１１ｂが前記キャビティ孔３より若干小径となるよう
にマスクパターンが形成されている。上記ドライフィル
ム１０を用いて露光現像すると、図１（ｅ）に示すよう
に、前記感光部分１１ｂが硬化してキャビティ孔３の上
縁部３ａより該キャビティ孔３の内側へ所定量突出する
ように硬化させ、上記配線パターンに相当する非感光部
分１１ａが現像され溶解される。上記ドライフィルム１
１上に積層されるフォトマスクは、コア基材１の伸縮を
考慮して感光部分１１ｂをキャビティ孔３の内壁面の上
縁部３ａより該キャビティ孔３の内側へ少なくともｔ＝
４０μｍ程度突出させるようにマスクパターンが形成さ
れているのが好ましい。上記突出量ｔの値は、適宜する
ことが変更可能である。
基材１の両面に感光性フィルム、例えばドライフィルム
１１を前記キャビティ孔３を閉塞するように被覆して熱
圧着する。上記ドライフィルム１１としては、ＰＶＡ
（ポリビニルアルコール）を使用したカバーフィルムの
上にフォトレジスト層を設け、該フォトレジスト層の上
層にポリエステル等のベースフィルムを積層した厚さ１
２μｍ程度の水溶性ドライフィルムが好適に用いられ、
上記カバーフィルムを剥離させてコア基材１の上に積層
される。上記ドライフィルム１１上には図示しないフォ
トマスクが積層され、該フォトマスクには上部配線パタ
ーン７及び下部配線パターン９が非感光部分１１ａとな
るようにマスクパターンが形成されており、かつ感光部
分１１ｂが前記キャビティ孔３より若干小径となるよう
にマスクパターンが形成されている。上記ドライフィル
ム１０を用いて露光現像すると、図１（ｅ）に示すよう
に、前記感光部分１１ｂが硬化してキャビティ孔３の上
縁部３ａより該キャビティ孔３の内側へ所定量突出する
ように硬化させ、上記配線パターンに相当する非感光部
分１１ａが現像され溶解される。上記ドライフィルム１
１上に積層されるフォトマスクは、コア基材１の伸縮を
考慮して感光部分１１ｂをキャビティ孔３の内壁面の上
縁部３ａより該キャビティ孔３の内側へ少なくともｔ＝
４０μｍ程度突出させるようにマスクパターンが形成さ
れているのが好ましい。上記突出量ｔの値は、適宜する
ことが変更可能である。
【００１４】この後、必要に応じて、前記銅又は銅合金
をめっきした上部配線パターン７及び下部配線パターン
９に相当する部分に、銅又は銅合金を用いて電解めっき
を施して配線パターンを盛り上げるようにめっきを施し
ても良い。
をめっきした上部配線パターン７及び下部配線パターン
９に相当する部分に、銅又は銅合金を用いて電解めっき
を施して配線パターンを盛り上げるようにめっきを施し
ても良い。
【００１５】次に、前記ドライフィルム１１を露光現像
して露出した第１のめっき皮膜１０が形成された部分
（配線パターンに相当）にドライフィルム１１をマスク
として第２のめっきを施して第２のめっき皮膜１２を形
成する。具体的には、すず又ははんだを用いて電解めっ
きを施す。これにより、配線パターン及びキャビティ孔
３の内壁面に厚さ１２〜１３μｍ程度のすずめっき又は
はんだめっきが施される（図１（ｅ）破線参照）。
して露出した第１のめっき皮膜１０が形成された部分
（配線パターンに相当）にドライフィルム１１をマスク
として第２のめっきを施して第２のめっき皮膜１２を形
成する。具体的には、すず又ははんだを用いて電解めっ
きを施す。これにより、配線パターン及びキャビティ孔
３の内壁面に厚さ１２〜１３μｍ程度のすずめっき又は
はんだめっきが施される（図１（ｅ）破線参照）。
【００１６】次に、図１（ｆ）に示すように、前記コア
基材１の両面側でドライフィルム１１が硬化して貼着し
ている部分に水分を供給するため水をスプレーして、該
ドライフィルムを膨潤させて第１のめっき皮膜１０を形
成したコア基材１の両面より剥離させる。このとき、コ
ア基材１の両面には、配線パターンに沿って第１めっき
皮膜１０の上に第２めっき皮膜１２が積層された部位
と、第１めっき皮膜１０のみを形成した部位とが混在し
て露出する。そして、図１（ｇ）に示すように、前記第
２のめっき皮膜１２を施した部位をマスクとして第１の
めっき皮膜１０及びその下層の銅箔２を形成した部位を
溶解除去する。これによって、コア基材１の両面には最
上層に第２めっき皮膜１２を形成した配線パターンが顕
在化する。また、露光現像工程で、キャビティ孔３の内
壁には、ドライフィルム１１が上縁部３ａより突出する
ように形成されていたため、この部分が配線パターン以
外の金属部位と共にエッチングにより除去される。その
結果、キャビティ孔３の内壁面には、下部配線パターン
９と連続する第２のめっき皮膜１２を形成した部位が上
記キャビティ孔３の内壁面の上縁部３ａより下がった部
位までしか形成されない。
基材１の両面側でドライフィルム１１が硬化して貼着し
ている部分に水分を供給するため水をスプレーして、該
ドライフィルムを膨潤させて第１のめっき皮膜１０を形
成したコア基材１の両面より剥離させる。このとき、コ
ア基材１の両面には、配線パターンに沿って第１めっき
皮膜１０の上に第２めっき皮膜１２が積層された部位
と、第１めっき皮膜１０のみを形成した部位とが混在し
て露出する。そして、図１（ｇ）に示すように、前記第
２のめっき皮膜１２を施した部位をマスクとして第１の
めっき皮膜１０及びその下層の銅箔２を形成した部位を
溶解除去する。これによって、コア基材１の両面には最
上層に第２めっき皮膜１２を形成した配線パターンが顕
在化する。また、露光現像工程で、キャビティ孔３の内
壁には、ドライフィルム１１が上縁部３ａより突出する
ように形成されていたため、この部分が配線パターン以
外の金属部位と共にエッチングにより除去される。その
結果、キャビティ孔３の内壁面には、下部配線パターン
９と連続する第２のめっき皮膜１２を形成した部位が上
記キャビティ孔３の内壁面の上縁部３ａより下がった部
位までしか形成されない。
【００１７】次に、図１（ｈ）に示すように、前記コア
基材１の配線パターンに相当する部位及びキャビティ孔
の内壁面を覆う第２のめっき皮膜１２を溶解除去して、
最上層に第１のめっき皮膜１０を形成した上部配線パタ
ーン７及び下部配線パターン９を露出させて単層の回路
基板１３が得られる。このとき、上記キャビティ孔３の
内壁面には、下部配線パターン９と接続する導体層９ａ
が上縁部３ａより下がった部位まで露出形成される。
基材１の配線パターンに相当する部位及びキャビティ孔
の内壁面を覆う第２のめっき皮膜１２を溶解除去して、
最上層に第１のめっき皮膜１０を形成した上部配線パタ
ーン７及び下部配線パターン９を露出させて単層の回路
基板１３が得られる。このとき、上記キャビティ孔３の
内壁面には、下部配線パターン９と接続する導体層９ａ
が上縁部３ａより下がった部位まで露出形成される。
【００１８】次に、図１（ｉ）に示すように、上記回路
基板１３の下面側にキャビティ孔３を閉塞するよう、銅
板等の放熱板４を樹脂系接着剤又ははんだを介して接着
してキャビティ５が形成される。そして、上記キャビテ
ィ５を形成する放熱板４上には、ＬＳＩ等の半導体素子
６が搭載される。尚、上記回路基板１３の下面側には、
上記放熱板４の代わりに樹脂基板（ガラスエポキシ基板
等）を接着しても良い。そして、上記半導体素子６のボ
ンディングパッド６ａと、信号線や電源線等を有する上
部配線パターン７に接続するボンディングパッド７ａと
の間を図示しないボンディングフィンガによりボンディ
ングワイヤ８をワイヤボンディングしてプラスチックパ
ッケージが製造される。
基板１３の下面側にキャビティ孔３を閉塞するよう、銅
板等の放熱板４を樹脂系接着剤又ははんだを介して接着
してキャビティ５が形成される。そして、上記キャビテ
ィ５を形成する放熱板４上には、ＬＳＩ等の半導体素子
６が搭載される。尚、上記回路基板１３の下面側には、
上記放熱板４の代わりに樹脂基板（ガラスエポキシ基板
等）を接着しても良い。そして、上記半導体素子６のボ
ンディングパッド６ａと、信号線や電源線等を有する上
部配線パターン７に接続するボンディングパッド７ａと
の間を図示しないボンディングフィンガによりボンディ
ングワイヤ８をワイヤボンディングしてプラスチックパ
ッケージが製造される。
【００１９】上記ボンディングワイヤ８は、上記キャビ
ティ孔３の内部から回路基板１３の上面へ引き出される
ようにボンディングされるため、該ボンディングワイヤ
８はキャビティ孔３の上縁部３ａに接触するおそれがあ
る。この上縁部３ａに下部配線パターン９に接続する導
体層９ａが形成されていると、従来のように信号線が電
気的にショートするおそれがある。これに対し、本実施
例では、ドライフィルム１１をキャビティ孔３の上縁部
３ａより内側へ所定量突出させて硬化させ、上記キャビ
ティ孔３の内壁面に形成される下部配線パターン９に接
続する導体層のレジストとして用いたことにより、最終
的に下部配線パターン９に接続する導体層９ａはキャビ
ティ孔３の上縁部３ａより所定量下がった部位までしか
形成されないため、仮にボンディングワイヤ８がキャビ
ティ孔３の上縁部３ａに接触しても信号線が電気的にシ
ョートしてしまうことがない。よって、プラスチックパ
ッケージの製造において歩留りを向上させ、またパッケ
ージの品質の向上に寄与できる。
ティ孔３の内部から回路基板１３の上面へ引き出される
ようにボンディングされるため、該ボンディングワイヤ
８はキャビティ孔３の上縁部３ａに接触するおそれがあ
る。この上縁部３ａに下部配線パターン９に接続する導
体層９ａが形成されていると、従来のように信号線が電
気的にショートするおそれがある。これに対し、本実施
例では、ドライフィルム１１をキャビティ孔３の上縁部
３ａより内側へ所定量突出させて硬化させ、上記キャビ
ティ孔３の内壁面に形成される下部配線パターン９に接
続する導体層のレジストとして用いたことにより、最終
的に下部配線パターン９に接続する導体層９ａはキャビ
ティ孔３の上縁部３ａより所定量下がった部位までしか
形成されないため、仮にボンディングワイヤ８がキャビ
ティ孔３の上縁部３ａに接触しても信号線が電気的にシ
ョートしてしまうことがない。よって、プラスチックパ
ッケージの製造において歩留りを向上させ、またパッケ
ージの品質の向上に寄与できる。
【００２０】尚、前記回路基板１３の製造工程におい
て、ドライフィルム１１の感光部分１１ｂのキャビティ
孔３への突出量ｔは、コア基材１の厚さや伸縮の度合い
に応じてを逐一変更しても良い。また、半導体パッケー
ジ用回路基板としては、図３に示すように、単層の回路
基板１３に限らず、該回路基板１３の他方の面（上面）
に開口面積の異なるキャビティ孔を形成した他の回路基
板の一方の面（下面）を積層する工程を繰り返して多層
回路基板１４を形成しても良い。
て、ドライフィルム１１の感光部分１１ｂのキャビティ
孔３への突出量ｔは、コア基材１の厚さや伸縮の度合い
に応じてを逐一変更しても良い。また、半導体パッケー
ジ用回路基板としては、図３に示すように、単層の回路
基板１３に限らず、該回路基板１３の他方の面（上面）
に開口面積の異なるキャビティ孔を形成した他の回路基
板の一方の面（下面）を積層する工程を繰り返して多層
回路基板１４を形成しても良い。
【００２１】図３において、回路基板１３の上に、導体
層を被着形成した基板１５及び基板１６を接着シート１
７を介して互いに貼り合わせて積層体を形成し、キャビ
ティ孔３の底部に導体層を被着形成した基板１８を上記
接着シート１７を介して貼り合わせて構成されている。
上記基板１５は開口面積の異なるキャビティ孔が形成さ
れており、導体層を被着形成した導体層部分をエッチン
グして所定の配線パターンが形成された樹脂基板が用い
られる。また、上記基板１６は導体層をエッチング処理
されていない樹脂基板が用いられ、上記基板１５に積層
された後ドリルにより孔加工されて上記積層体の上面を
開口させてキャビティ５が形成される。また、上記基板
１８はドリルによる孔加工はされず、導体層もエッチン
グ処理されていない樹脂基板が用いられる。
層を被着形成した基板１５及び基板１６を接着シート１
７を介して互いに貼り合わせて積層体を形成し、キャビ
ティ孔３の底部に導体層を被着形成した基板１８を上記
接着シート１７を介して貼り合わせて構成されている。
上記基板１５は開口面積の異なるキャビティ孔が形成さ
れており、導体層を被着形成した導体層部分をエッチン
グして所定の配線パターンが形成された樹脂基板が用い
られる。また、上記基板１６は導体層をエッチング処理
されていない樹脂基板が用いられ、上記基板１５に積層
された後ドリルにより孔加工されて上記積層体の上面を
開口させてキャビティ５が形成される。また、上記基板
１８はドリルによる孔加工はされず、導体層もエッチン
グ処理されていない樹脂基板が用いられる。
【００２２】また、上記多層回路基板の製造工程を概略
説明すると、図１（ｈ）に示す回路基板１３の上面側に
基板１５，１６を、下面側に基板１８をそれぞれ接着シ
ート１７を介して積層した後、加熱加圧によりこれらを
一体化させた積層体を形成される。そして、該積層体に
ドリルにより貫通孔１９を穿孔し、該貫通孔１９の内面
に無電解めっきを施して導通用のめっき層（例えば銅め
っき層）２０を形成し、該めっき層２０と基板１６，１
８の外面の導体層に電解めっき（例えば銅めっき）を施
した後、上記積層体の外面の導体層をエッチングして外
部接続端子を接合するランド２１等の配線パターンが形
成される。そして、上記積層体上面側の基板１６に孔加
工を施し、キャビティ５を開口させた後、内部の回路基
板１５に形成された上部配線パターン２２の露出部分に
ニッケルめっき、金めっき等のめっきが施される。最後
に上記ランド２１にはんだボール等の外部接続端子２３
を接合して製品化される。尚、上記貫通孔１７に直接リ
ードピンを挿入して外部接続端子とすることも可能であ
る。
説明すると、図１（ｈ）に示す回路基板１３の上面側に
基板１５，１６を、下面側に基板１８をそれぞれ接着シ
ート１７を介して積層した後、加熱加圧によりこれらを
一体化させた積層体を形成される。そして、該積層体に
ドリルにより貫通孔１９を穿孔し、該貫通孔１９の内面
に無電解めっきを施して導通用のめっき層（例えば銅め
っき層）２０を形成し、該めっき層２０と基板１６，１
８の外面の導体層に電解めっき（例えば銅めっき）を施
した後、上記積層体の外面の導体層をエッチングして外
部接続端子を接合するランド２１等の配線パターンが形
成される。そして、上記積層体上面側の基板１６に孔加
工を施し、キャビティ５を開口させた後、内部の回路基
板１５に形成された上部配線パターン２２の露出部分に
ニッケルめっき、金めっき等のめっきが施される。最後
に上記ランド２１にはんだボール等の外部接続端子２３
を接合して製品化される。尚、上記貫通孔１７に直接リ
ードピンを挿入して外部接続端子とすることも可能であ
る。
【００２３】また、前記コア基材１の一方の面（下面）
に、放熱板４の代わりに樹脂基板（ガラスエポキシ基板
等）を接着してキャビティを形成した多層回路基板１４
を形成しても良い。
に、放熱板４の代わりに樹脂基板（ガラスエポキシ基板
等）を接着してキャビティを形成した多層回路基板１４
を形成しても良い。
【００２４】本発明は上記実施の態様に限定されるもの
ではなく、多層回路基板１４は更に多くの基板を積層し
て多層形成しても良い等、発明の精神を逸脱しない範囲
内でさらに多くの改変を施し得るのはもちろんのことで
ある。
ではなく、多層回路基板１４は更に多くの基板を積層し
て多層形成しても良い等、発明の精神を逸脱しない範囲
内でさらに多くの改変を施し得るのはもちろんのことで
ある。
【００２５】
【発明の効果】本発明は前述したように、露光現像工程
において、コア基材の両面に形成したレジスト膜を露光
現像して、配線パターンに相当する部位及び前記キャビ
ティ孔に対応し、該キャビティ孔より小径の部位の前記
レジスト膜を除去することにより、前記レジスト膜の感
光部分をキャビティ孔の縁部より該キャビティ孔の内側
へ所定量突出させて硬化させる。これによって、上記レ
ジスト膜はキャビティ孔の内壁面に形成されるコア基材
の一方の面に形成される配線パターンに接続する導体層
のレジストとして作用することにより、該導体層はキャ
ビティ孔の縁部より所定量下がった部位までしか形成さ
れないので、仮にボンディングワイヤが上記キャビティ
孔の縁部に接触しても信号線が電気的にショートしてし
まうことがない。従って、プラスチックパッケージの製
造において歩留りを向上させ、またパッケージの品質の
向上に寄与できる。
において、コア基材の両面に形成したレジスト膜を露光
現像して、配線パターンに相当する部位及び前記キャビ
ティ孔に対応し、該キャビティ孔より小径の部位の前記
レジスト膜を除去することにより、前記レジスト膜の感
光部分をキャビティ孔の縁部より該キャビティ孔の内側
へ所定量突出させて硬化させる。これによって、上記レ
ジスト膜はキャビティ孔の内壁面に形成されるコア基材
の一方の面に形成される配線パターンに接続する導体層
のレジストとして作用することにより、該導体層はキャ
ビティ孔の縁部より所定量下がった部位までしか形成さ
れないので、仮にボンディングワイヤが上記キャビティ
孔の縁部に接触しても信号線が電気的にショートしてし
まうことがない。従って、プラスチックパッケージの製
造において歩留りを向上させ、またパッケージの品質の
向上に寄与できる。
【図１】プラスチックパッケージ用回路基板の製造工程
を示す説明図である。
を示す説明図である。
【図２】プラスチックパッケージの上視図である。
【図３】プラスチックパッケージ用多層回路基板の断面
図である。
図である。
【図４】従来のプラスチックパッケージの製造工程を示
す説明図である。
す説明図である。
１ コア基材
２ 銅箔
３ キャビティ孔
３ａ 上縁部
４ 放熱板
５ キャビティ
６ 半導体素子
６ａ，７ａ ボンディングパッド
７，２２ 上部配線パターン
８ ボンディングワイヤ
９ 下部配線パターン
９ａ 導体層
１０ 第１のめっき皮膜
１１ ドライフィルム
１１ａ 非感光部分
１１ｂ 感光部分
１２ 第２のめっき皮膜
１３ 回路基板
１４ 多層回路基板
１５，１６，１８ 基板
１７ 接着シート
１９ 貫通孔
２０ めっき層
２１ ランド
２３ 外部接続端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01L 23/36
H01L 21/60
Claims (11)
- 【請求項１】 両面に金属層を有するコア基材の所定部
位に半導体素子を収容するキャビティ孔を形成する工程
と、 前記キャビティ孔の内壁面に前記コア基材の一方の面に
形成される配線パターンに接続するように第１のめっき
皮膜を形成する第１のめっき工程と、 前記第１のめっき皮膜が形成されたコア基材の両面に前
記キャビティ孔を覆うようにレジスト膜を形成する工程
と、 前記コア基材の配線パターンに相当する部位及び前記キ
ャビティ孔より小径の部位の前記レジスト膜を除去する
露光現像工程と、 前記レジスト膜をマスクとして、前記コア基材の配線パ
ターンに相当する部位及び前記キャビティ孔の内壁面に
形成された前記第１のめっき皮膜上に第２のめっき皮膜
を形成する第２のめっき工程と、前記第２のめっき工程後に、 前記コア基材の両面に形成
されたレジスト膜を除去する工程と、 前記第２のめっき皮膜をマスクとして、前記第１のめっ
き皮膜及びその下層の金属層の部位を除去する工程と、 前記コア基材の配線パターンに相当する部位及びキャビ
ティ孔の内壁面を覆う第２のめっき皮膜を除去する工程
と、 を含むことを特徴とする半導体パッケージ用回路基板の
製造方法。 - 【請求項２】 前記第１のめっき工程は、無電解銅めっ
き又は無電解銅合金めっきを施した後、電解銅めっき又
は電解銅合金めっきを施すことを特徴とする請求項１記
載の半導体パッケージ用回路基板の製造方法。 - 【請求項３】 前記第１のめっき工程は、キャビティ孔
の内壁面にパラジウムの核を付着させた後、電解銅めっ
き又は電解銅合金めっきを施すことを特徴とする請求項
１記載の半導体パッケージ用回路基板の製造方法。 - 【請求項４】 前記第２のめっき工程に先立って、前記
第１のめっき皮膜を形成した配線パターンに相当する部
位に、電解銅めっき又は電解銅合金めっきを施すことを
特徴とする請求項１記載の半導体パッケージ用回路基板
の製造方法。 - 【請求項５】 前記露光現像工程は、レジスト膜として
感光性フィルムを用い、該感光性フィルムに積層するフ
ォトマスクは、該感光性フィルムの感光部分をキャビテ
ィ孔の内壁面の縁部よりも内側へ少なくとも４０μｍ突
出するように形成することを特徴とする請求項１記載の
半導体パッケージ用回路基板の製造方法。 - 【請求項６】 前記レジスト膜の除去は、感光性フィル
ムに水分を含ませて膨潤させて剥離することを特徴とす
る請求項５記載の半導体パッケージ用回路基板の製造方
法。 - 【請求項７】 前記第２のめっき工程は、電解すずめっ
き又は電解はんだめっきを施すことを特徴とする請求項
１記載の半導体パッケージ用回路基板の製造方法。 - 【請求項８】 前記第２のめっき皮膜を除去する工程
後、前記コア基材の一方の面へ前記キャビティ孔を閉塞
するように放熱板を接着してキャビティを形成する工程
を有することを特徴とする請求項１記載の半導体パッケ
ージ用回路基板の製造方法。 - 【請求項９】 前記放熱板を、樹脂系接着剤又ははんだ
を介して接着することを特徴とする請求項８記載の半導
体パッケージ用回路基板の製造方法。 - 【請求項１０】 前記回路基板の他方の面に、前記キャ
ビティ孔の開口面積が異なる回路基板の一方の面を積層
して多層に形成する工程を有することを特徴とする請求
項８又は請求項９記載の半導体パッケージ用回路基板の
製造方法。 - 【請求項１１】 前記第２のめっき皮膜を除去する工程
後、前記コア基材の一方の面に回路基板を接着してキャ
ビティを形成する工程を有することを特徴とする請求項
１記載の半導体パッケージ用回路基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33704596A JP3382482B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体パッケージ用回路基板の製造方法 |
| KR1019970058580A KR100256292B1 (ko) | 1996-12-17 | 1997-11-06 | 반도체 패키지용 회로 기판의 제조 방법 |
| US08/991,182 US5858816A (en) | 1996-12-17 | 1997-12-16 | Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33704596A JP3382482B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体パッケージ用回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178031A JPH10178031A (ja) | 1998-06-30 |
| JP3382482B2 true JP3382482B2 (ja) | 2003-03-04 |
Family
ID=18304915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33704596A Expired - Fee Related JP3382482B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体パッケージ用回路基板の製造方法 |
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|---|---|
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| US7020958B1 (en) * | 1998-09-15 | 2006-04-04 | Intel Corporation | Methods forming an integrated circuit package with a split cavity wall |
| JP4649719B2 (ja) * | 2000-09-22 | 2011-03-16 | イビデン株式会社 | 電子部品搭載用基板 |
| JP4662097B2 (ja) * | 2001-02-09 | 2011-03-30 | 日立化成工業株式会社 | プリント配線板の製造方法 |
| US6511347B2 (en) * | 2001-06-28 | 2003-01-28 | International Business Machines Corporation | Terminating floating signals on a BGA module to a ground plane on a ball grid array (BGA) circuit board site |
| KR100432715B1 (ko) * | 2001-07-18 | 2004-05-24 | 엘지전자 주식회사 | 방열부재를 갖는 인쇄회로기판 및 그 제조방법 |
| SG148877A1 (en) * | 2003-07-22 | 2009-01-29 | Micron Technology Inc | Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same |
| KR100659510B1 (ko) * | 2006-02-16 | 2006-12-20 | 삼성전기주식회사 | 캐비티가 형성된 기판 제조 방법 |
| DE112006003899T5 (de) | 2006-05-17 | 2009-04-30 | Shinko Electric Industries Co., Ltd. | Verfahren zur Bildung eines Resistmusters, Verfahren zur Herstellung einer Leiterplatte sowie Leiterplatte |
| JP5107539B2 (ja) * | 2006-08-03 | 2012-12-26 | 新光電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
| KR101143832B1 (ko) | 2007-03-08 | 2012-05-04 | 삼성테크윈 주식회사 | 반도체 기판의 제조방법 |
| US7635914B2 (en) * | 2007-05-17 | 2009-12-22 | Texas Instruments Incorporated | Multi layer low cost cavity substrate fabrication for pop packages |
| KR100970116B1 (ko) | 2008-03-19 | 2010-07-15 | 에이유텍 주식회사 | 어레이 반도체 패키지의 제조 방법 |
| KR100994978B1 (ko) * | 2008-07-23 | 2010-11-18 | (주) 이피웍스 | 입체형 반도체 디바이스, 그 제조방법 및 입체형 반도체디바이스의 퓨즈 패턴을 이용한 전기적 차단 방법 |
| US8519270B2 (en) | 2010-05-19 | 2013-08-27 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
| KR101333653B1 (ko) * | 2011-11-15 | 2013-11-27 | (주)에이디엘알앤에스 | 프리믹서기를 이용한 내화물 시공 장치 |
| US9161461B2 (en) * | 2012-06-14 | 2015-10-13 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Multilayer electronic structure with stepped holes |
| CN103745932B (zh) * | 2014-01-23 | 2016-04-13 | 无锡江南计算技术研究所 | Wb型封装基板的制作方法 |
| CN104241219B (zh) * | 2014-08-26 | 2019-06-21 | 日月光半导体制造股份有限公司 | 元件嵌入式封装结构和其制造方法 |
| US10700024B2 (en) * | 2017-08-18 | 2020-06-30 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
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|---|---|---|---|---|
| US4965227A (en) * | 1987-05-21 | 1990-10-23 | Olin Corporation | Process for manufacturing plastic pin grid arrays and the product produced thereby |
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| JP2804821B2 (ja) * | 1990-05-29 | 1998-09-30 | イビデン株式会社 | 電子部品搭載用基板 |
| JPH06507275A (ja) * | 1992-02-18 | 1994-08-11 | インテル コーポレーション | 薄膜法を用いた多層成形プラスチックパッケージ |
| US5441918A (en) * | 1993-01-29 | 1995-08-15 | Lsi Logic Corporation | Method of making integrated circuit die package |
| DE69527473T2 (de) * | 1994-05-09 | 2003-03-20 | Nec Corp., Tokio/Tokyo | Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren |
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