JP4649719B2 - 電子部品搭載用基板 - Google Patents
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Description
【技術分野】
本発明は,薄型チップに対応した電子部品搭載用基板に関する。
【0002】
【従来技術】
電子部品搭載用基板としては,たとえば,図4に示すごとく,電子部品98を搭載するための搭載用凹部99を設け,その周囲にワイヤーボンディングにより導体パターン92と導通を行うものがある。搭載用凹部99には,電子部品98が搭載される。電子部品98と,搭載用凹部99の開口周縁部950に形成された導体パターン92との間は,ボンディングワイヤー97により接続される。
【0003】
搭載用凹部99は,絶縁基板956に形成した開口穴951と,放熱板957とから構成されている。放熱板957は,絶縁基板956に対して接着剤958により接着されている。絶縁基板956の表面だけでなく裏面にも導体パターン92,93が形成されており,裏面の導体パターン93は搭載用凹部99側面に形成した壁面パターン91と接続している。
ボンディングワイヤー97は,インダクタンスを低くするため,できるだけ直線的に結ぶ必要がある。
【0004】
【解決しようとする課題】
しかしながら,上記従来の電子部品搭載用基板においては,電子部品の薄型化により,電子部品98の厚みが,搭載用凹部99の開口周囲縁部950の高さよりも小さくなることが多い。この場合,電子部品98と導体パターン92との間をボンディングワイヤー97により直線的に結ぼうとすると,ボンディングワイヤー97が開口周縁部950の導体パターン92に接触してしまい,ショートが生じるおそれがある。
【0005】
本発明はかかる従来の問題点に鑑み,搭載用凹部壁面に形成した壁面パターンとボンディングワイヤーとの間のショートを抑制することができ,薄型電子部品に対応した搭載用凹部を有する電子部品搭載用基板を提供しようとするものである。
【0006】
【課題の解決手段】
本発明は,電子部品を搭載するための搭載用凹部であって該搭載用凹部の開口周縁部を上記電子部品の高さよりも高い位置に配置してなり且つ上記搭載用凹部の側面に壁面パターンを形成してなる電子部品搭載用基板において,
上記壁面パターンの少なくとも上端部と該上端部から下方へ連続した一部とを,絶縁性材料により被覆しており,
上記絶縁材料の厚みは0.002〜0.05mmであり,
上記壁面パターンは,搭載用凹部周縁の上面まで延設された延設部を有していると共に,該延設部は上記絶縁性材料により被覆されており,
かつ,上記延設部は,これを被覆している上記絶縁性材料から顔を出しているボンディングパットと接続されていることを特徴とする電子部品搭載用基板である。
【0007】
搭載用凹部の上端部は,搭載用凹部の壁面と絶縁基板の上面とが交差する部分であり,段状になっている。壁面パターンの上端部は,壁面パターンにおける上記段状部に形成された部分であり,ボンディングワイヤーと近接する近接部分である。
本発明においては,壁面パターンの上記近接部分を絶縁性材料により被覆している。そのため,壁面パターンが,ボンディングワイヤーと接触するおそれはなく,ショートを防止することができる。
【0008】
絶縁性材料の厚みは0.002〜0.05mmである。0.002mm未満の場合には,ボンディングワイヤーの擦れ等によって壁面パターンがボンディングワイヤーにショートしてしまうおそれがあり,0.05mmを超える場合には,絶縁性材料がボンディングワイヤーを直線的に延ばすことを妨げ,インダクタンスが高くなってしまうおそれがある。
【0009】
壁面パターンは,搭載用凹部の壁面の全体またはその一部に形成されている。搭載用凹部壁面の全体に壁面パターンが形成されている場合には,搭載用凹部の上端部全体を被覆することが好ましい。これにより,壁面パターンの上端部の全体を被覆することができる。
搭載用凹部壁面の一部に壁面パターンが形成されている場合には,壁面パターンが形成されている搭載用凹部の上端部だけを被覆してもよいが,搭載用凹部の上端部の全体を被覆しても良い。
【0010】
また,本発明においては,上記壁面パターンは,搭載用凹部周縁の上面まで延設された延設部を有しており,該延設部は上記絶縁性材料により被覆されている。これにより,より確実にボンディングワイヤーと壁面パターンとのショートを防止することができる。
また,本発明においては,上記壁面パターンは,搭載用凹部周縁の上面まで延設された延設部を有していると共に,該延設部は上記絶縁性材料により被覆されており,かつ上記延設部は,これを被覆している上記絶縁性材料から顔を出しているボンディングパットと接続されている。
そのため,絶縁性材料はボンディングパットの間近まで延設部を被覆することができ,ボンディングワイヤーが壁面パターンの延設部と接触することを防止できる。
【0011】
壁面パターンの延設部の幅に対する絶縁性材料の被覆幅の比率は,0.1以上であることが好ましい。0.1未満の場合には,延設部にボンディングワイヤーがショートするおそれがある。絶縁性材料は,延設部を越えて幅広く形成されてもよい。
【0012】
絶縁性材料としては,たとえば,絶縁性樹脂を用いることができる。
絶縁性材料が絶縁性樹脂の場合には,壁面パターンの上端部またはその上端部及び延設部を絶縁性樹脂により被覆するにあたっては,壁面パターンの該当部分に,インク状の絶縁性樹脂を塗布する方法,テープ状の絶縁性樹脂を貼着する方法がある。また,フィルム状の感光性の絶縁性樹脂を被覆し,必要部分のみを光硬化させ,現像により不要部分を除去する方法を行うこともできる。
【0013】
【発明の実施の形態】
実施形態例1
本発明の実施形態に係る電子部品搭載用基板について,図1を用いて説明する。
本例の電子部品搭載用基板は,図1に示すごとく,電子部品8を搭載するための搭載用凹部9を有している。搭載用凹部9の開口周縁部90は,電子部品8の高さよりも高い位置に配置している。搭載用凹部9の側面には壁面パターン21が形成されている。壁面パターン21の上端部211は,絶縁性材料としての絶縁性樹脂1により被覆されている。
【0014】
また,壁面パターン21は,搭載用凹部9の上面の開口周縁部90に延設された延設部212を有している。延設部212も絶縁性樹脂1により被覆されている。延設部212は,絶縁性樹脂1から顔を出した,ボンディングワイヤー7接合用のボンディングパッド213と接続している。
【0015】
電子部品8の高さAは0.35mmであり,搭載用凹部9の開口周縁部90の高さBは電子部品8の底面より0.42mmである。
壁面パターン21の高さHは0.38mmである。壁面パターン21の延設部212の幅Bは0.25mmであり,絶縁性樹脂1はその全体を被覆している。絶縁性樹脂1の厚みTは0.025mmである。
図1(b)に示すごとく,搭載用凹部9は,正方形状に開口している。壁面パターン21は,搭載用凹部9の壁面の全体に形成されている。絶縁性樹脂1は,搭載用凹部9の上端部900全体を被覆している。
【0016】
絶縁性樹脂1としては,無機フィラー入りエポキシ樹脂を用い,これを溶剤などで溶解してインクを形成し,インクを搭載用凹部9の開口周縁部90からこれより内側にかけて塗布する。内側に塗布されたインクは搭載用凹部9の壁面に沿って垂れ下がり,この状態で硬化させる。
搭載用凹部9は,絶縁基板56に設けた開口穴561と,開口穴561を覆う放熱板57の上面とから構成されている。
本例の電子部品搭載用基板は,導体回路22にハンダボールを接合するボールグリッドアレイ(BGA)である。
【0017】
搭載用凹部9に形成した壁面パターン21の上端部211は,ボンディングワイヤー7と近接する近接部分である。本例においては,壁面パターン21の近接部分を絶縁性樹脂1により被覆している。そのため,壁面パターン21がボンディングワイヤー7と接触するおそれはなく,ショートを防止することができる。
【0018】
実施形態例2
本例においては,図2に示すごとく,壁面パターン210が帯状である。絶縁性樹脂1は,壁面パターン210の上端部211及び延設部212を被覆している。搭載用凹部9の壁面における壁面パターン210の形成されていない部分は,絶縁性樹脂1により被覆されていない。
【0019】
壁面パターン210の幅Cは0.15mmである。
絶縁性樹脂1による壁面パターン210の被覆は,感光性のエポキシ樹脂を塗布して,光硬化した部分を絶縁被膜として残した。
導体パターン22は,スルーホール221と接続している。その他は,実施形態例1と同様である。
本例においては,帯状の壁面パターン210が形成されている部分に選択的に絶縁性樹脂1を被覆している。この場合にも,壁面パターン210のボンディングワイヤーとのショートを抑制することができる。
【0020】
実施形態例3
本例は,図3に示すごとく,実施形態例1の1段のみからなる搭載用凹部を,階段状の搭載用凹部に代えた例である。各段に設けた壁面パターン21の上端部211及びその延設部212は,いずれも絶縁性樹脂1により被覆されている。
本例においても,実施形態例1と同様に壁面パターン21とボンディングワイヤーとのショートを防止することができる。
【0021】
【発明の効果】
本発明によれば,搭載用凹部壁面に形成した壁面パターンとボンディングワイヤーとの間のショートを抑制することができ,薄型電子部品に対応した搭載用凹部を有する電子部品搭載用基板を提供することができる。
【図面の簡単な説明】
【図1】実施形態例1の電子部品搭載用基板の断面図(a)及び平面図(b)。
【図2】実施形態例2の電子部品搭載用基板の斜視図。
【図3】実施形態例3の電子部品搭載用基板の断面図。
【図4】従来例の電子部品搭載用基板の断面図。
【符号の説明】
1...絶縁性樹脂,
21...壁面パターン,
211,900...上端部,
212...延設部,
22,23...導体パターン,
56...絶縁基板,
57...放熱板,
7...ボンディングワイヤー,
8...電子部品,
9...搭載用凹部,
Claims (1)
- 電子部品を搭載するための搭載用凹部であって該搭載用凹部の開口周縁部を上記電子部品の高さよりも高い位置に配置してなり且つ上記搭載用凹部の側面に壁面パターンを形成してなる電子部品搭載用基板において,
上記壁面パターンの少なくとも上端部と該上端部から下方へ連続した一部とを,絶縁性材料により被覆しており,
上記絶縁材料の厚みは0.002〜0.05mmであり,
上記壁面パターンは,搭載用凹部周縁の上面まで延設された延設部を有していると共に,該延設部は上記絶縁性材料により被覆されており,
かつ,上記延設部は,これを被覆している上記絶縁性材料から顔を出しているボンディングパットと接続されていることを特徴とする電子部品搭載用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000289127A JP4649719B2 (ja) | 2000-09-22 | 2000-09-22 | 電子部品搭載用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000289127A JP4649719B2 (ja) | 2000-09-22 | 2000-09-22 | 電子部品搭載用基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002100840A JP2002100840A (ja) | 2002-04-05 |
JP4649719B2 true JP4649719B2 (ja) | 2011-03-16 |
Family
ID=18772589
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Application Number | Title | Priority Date | Filing Date |
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---|---|
JP (1) | JP4649719B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101465161B1 (ko) | 2008-09-04 | 2014-11-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH07106720A (ja) * | 1993-09-29 | 1995-04-21 | Ibiden Co Ltd | 電子部品搭載用基板 |
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JPH1154882A (ja) * | 1997-07-30 | 1999-02-26 | Ibiden Co Ltd | 電子部品搭載用基板 |
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2000
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0448756A (ja) * | 1990-06-15 | 1992-02-18 | Hitachi Ltd | 半導体集積回路装置 |
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---|---|
JP2002100840A (ja) | 2002-04-05 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070820 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090522 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090902 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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