KR100449865B1 - 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법 - Google Patents

산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법 Download PDF

Info

Publication number
KR100449865B1
KR100449865B1 KR10-2001-0056767A KR20010056767A KR100449865B1 KR 100449865 B1 KR100449865 B1 KR 100449865B1 KR 20010056767 A KR20010056767 A KR 20010056767A KR 100449865 B1 KR100449865 B1 KR 100449865B1
Authority
KR
South Korea
Prior art keywords
heat sink
pbga
coating layer
ink coating
exposed area
Prior art date
Application number
KR10-2001-0056767A
Other languages
English (en)
Other versions
KR20030023987A (ko
Inventor
주동욱
Original Assignee
주동욱
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주동욱 filed Critical 주동욱
Priority to KR10-2001-0056767A priority Critical patent/KR100449865B1/ko
Publication of KR20030023987A publication Critical patent/KR20030023987A/ko
Application granted granted Critical
Publication of KR100449865B1 publication Critical patent/KR100449865B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Abstract

본 발명은 산화처리된 PBGA용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법에 관한 것이다.
본 발명은 산화처리된 방열판의 노출영역 상측에 잉크코팅층을 형성하는 방법으로 이루어진 산화처리된 PBGA용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 산화처리되어 베이스 메탈의 표면에 산화피막층이 형성된 방열판의 노출영역 상측면에 잉크코팅층을 형성한 후, 상기 잉크코팅층이 몰딩부의 상측 외부로 노출되도록 몰딩하여 패키징하는 것을 특징으로 한다.
본 발명은 방열판의 매입영역은 산화피막층이 형성되어 있어 몰딩부를 구성하는 몰딩화합물과의 접착력이 좋으므로 안정적인 패키지를 형성할 수 있는 장점이 있고, 잉크코팅층이 형성된 노출영역은 마킹성이 향상됨과 동시에 절연성이 매우 향상되는 효과가 있다.

Description

산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법 {Method of ensuring Marking and insulating power in a exposure field of oxidation treated heat-slug for PBGA}
본 발명은 반도체 패키지 기술에 관한 것으로, 더욱 상세하게는 산화처리된 PBGA용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법에 관한 것이다.
반도체 회로 소자는 점차로 집적화되고 소형화되고 있으며, PBGA(Plastic Ball Grid Array)는 이러한 경향에 따라 대두되어 현재 널리 사용되고 있는 반도체 집적회로의 패키징 기술의 하나이다.
이러한 PBGA 제품은 일반적으로 도 1 및 도 2에서 도시하는 바와 같이 그라운드용 레이어(1a) 및 각종 회로가 설계된 PCB기판(1)의 상측에 칩(2)이 설치되고, 상기 칩(2)은 와이어 본드(4)에 의해 상기 PCB기판(1)과 전기적으로 접속되며, 칩(2)의 상측에는 작동시 발생하는 열을 효과적으로 방출하기 위한 방열판(4)이 구비된다. 이와 같이 PCB기판(1)에 설치되는 각 요소는 상기 도면에서 도시하는 바와 같이 몰딩부(8)에 의해 몰딩되어 패키징 된다. 그리고 PCB기판(1)의 하측에는 솔더볼(7)이 형성된다.
이와 같이 형성된 PBGA 제품에서 상기 방열판(4)은 칩(2)에서 발생된 열을 외부로 효과적으로 방출시킬 수 있도록 도 2 및 도 3에서 도시하는 바와 같이 상측이 몰딩부(8)의 외측으로 노출되게 된다. 이러한 방열판(4)의 노출영역(5)은 방열기능을 수행할 뿐만 아니라, 그 상측면에는 일반적으로 제품의 상표 및 제원 등이 인쇄되거나 레이저(LASER)에 의해 마킹(Marking)되기도 한다. 상기 도면의 미설명 부호 (6)은 레그이다.
한편, 방열판(4)과 몰딩화합물과의 접착성이 불량할 경우에는 방열판(4)이 외부로 노출된 부분이 습기 등 악조건 상에서 들뜸이 일어나고, 결국 이와 같이 불량이 발생된 패키지를 사용하게 되면 내부의 칩이 파손될 우려가 있기 때문에, 최근에는 방열판과 몰딩부를 형성하는 몰딩화합물의 접착성을 향상시키기 위하여 구리로 이루어진 베이스 메탈(Base Metal) 표면에 산화처리(Oxidation)를 하여 산화피막층을 형성시킨 제품을 사용하기도 한다.
그러나 이와 같이 산화처리된 방열판을 사용하게 되면 몰딩화합물과의 접착성이 좋고 외부와의 절연효과가 보장되어 패키지의 신뢰성이 향상되는 장점이 있지만, 표면이 산화피막층으로 덮여 있으므로 제품의 상표 및 제원 등을 표시하기 위한 마킹성(인쇄 및 레이저 가공 등)이 현저하게 저하되는 문제가 있다. 또한 PBGA 제품의 타입에 따라 다르기는 하지만 외부적 요인 등이 상기 노출영역(5)이 닿게 되면 전기적 충돌이 발생되기 때문에 상기 노출영역의 절연성을 향상시켜야 하는 문제 또한 대두된다.
본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 산화처리된 방열판의 노출영역 상측에 잉크코팅층을 형성하는 방법으로 이루어진 산화처리된 PBGA용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 산화처리되어 베이스 메탈의 표면에 산화피막층이 형성된 방열판의 노출영역 상측면에 잉크코팅층을 형성한 후, 상기 잉크코팅층이 몰딩부의 상측 외부로 노출되도록 몰딩하여 패키징하는 것을 특징으로 한다.
도 1은 PBGA 제품 사시도
도 2는 PBGA 제품 단면도
도 3은 방열판 사시도
도 4는 본 발명에 의한 방열판 단면도
도 5 및 도 6은 본 발명에 의한 PBGA 제품 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 방열판 11 : 베이스 메탈
12 : 산화피막층 13 : 노출영역
14 : 잉크코팅층 25 : 인쇄층
이하 첨부된 도면을 참조한 상세한 설명으로 본 발명의 구체적인 특징 및 이점은 더욱 명확해 질 것이다.
첨부된 도면, 도 3은 방열판 사시도이고, 도 4는 본 발명에 의한 방열판 단면도이고, 도 5 및 도 6은 본 발명에 의한 PBGA 제품 단면도이다.
먼저, 본 발명에 의한 방열판(10)을 만들기 위해서는 일반적으로 구리(Cu)로 이루어진 베이스 메탈(11)을 산화처리하여 상기 베이스 메탈(11)의 표면에 산화피막층(12)을 형성하게 된다. 이러한 산화처리를 위해서는 일반적으로 알칼리성 액체를 사용하게 된다.
산화처리를 통해 베이스 메탈(11)의 표면에 산화피막층(12)이 형성되면, 도 4에서 도시하는 바와 같이 노출영역(13)의 상측에 잉크코팅층(14)을 형성하게 된다. 이와 같이 잉크코팅층(14)을 형성하는 방법에는 잉크를 이용하는 인쇄기법인 스크린인쇄법이나 스탬프인쇄법, 분사인쇄법 등 여러가지가 있으며, 어떠한 종류의 인쇄법을 사용해도 무방하다. 여기서 본 발명에 사용되는 잉크는 수지와 안료를 혼합한 것이며, 산화피막층(12)의 물성상 상호 접착력이 좋기 때문에 상기 잉크와의 접착력도 매우 뛰어나 잉크코팅층(14)을 형성하는데에는 전혀 문제가 없다.
상기와 같은 방법으로 잉크코팅층(14)의 형성이 완료되면, 상기 방열판(10)을 사용하여 본 출원인의 선출원 '드랍-인 방법으로 패키징하는 PBGA에서 전기적 안정성을 확보하는 방법'(특허출원번호 제2001-56692호)에서 기술한 마운트 타입이나 드랍-인 타입으로 상기 방열판(10)의 노출영역(13)에 형성된 잉크코팅층(14)이 상측으로 노출되도록 몰딩하여 패키징한다. 그러면, 도 5 및 도 6에서 도시하는 바와 같이 방열판(10)의 노출영역(13) 상측에 형성된 잉크코팅층(14)이 몰딩부(23)의 상측면과 일치하게 되어 미감이 뛰어난 패키지가 완성된다. 이때 상기잉크코팅층(14)을 형성하는 잉크는 몰딩부(23)의 색상과 동일하게 하는 것이 바람직하다. 왜냐하면, 몰딩시 몰딩화합물이 노출영역(13)의 상측으로 넘치는 현상이 발생하기도 하는데, 몰딩부(23)의 색상과 잉크코팅층(13)의 색상이 동일하면 외관상 깔끔하기 때문이다.
패키징이 완료되면, 마지막으로 도 5에서 도시하는 바와 같이 잉크코팅층(13)의 상측에 인쇄하거나, 도 6에서 도시하는 바와 같이 레이저 가공을 하여 상표나 제원 등을 마킹한다. 여기서 상기 도면의 미설명 부호 (10′~14′)은 방열판, 베이스메탈, 산화피막층, 노출영역, 잉크코팅층이고, (20, 20′)은 PCB기판, (21, 21′)은 칩, (22, 22′)은 와이어 본드, (23′)은 몰딩부, (24, 24′)은 솔더볼, (25)는 인쇄층이다.
상기와 같이 형성된 본 발명에 의한 방열판(10)은 노출영역(13)의 상측을 제외한 부분 즉, 매입영역을 이루는 베이스 메탈(11) 표면에 산화피막층(12)이 형성되어 있으므로 몰딩부(23)를 형성하는 몰딩화합물과의 접착력이 좋아 안정적인 패키지를 형성할 수 있는 장점이 있다.
그리고 상기 노출영역(13)의 상측에 형성된 잉크코팅층(14)은 인쇄층(24)이 형성되기 위한 인쇄성 및 레이저 가공을 위한 마킹성이 매우 좋을 뿐만 아니라, 잉크로 이루어진 잉크코팅층(14) 자체가 절연성이 뛰어 나기 때문에 노출영역(13)의 절연성이 향상되어 외부적 요인에 의한 전기적 위험을 방지할 수 있게 된다.
한편, 상기와 같은 방법으로 이루어진 본 발명은, 산화처리된 방열판(10)에만 국한되지 않는다. 즉, 최근에는 베이스 메탈의 표면에 니켈이나 크롬 등을 도금하여 사용하기도 하는데, 상기와 같이 도금된 방열판에 본 발명이 적용될 경우에도 방열판의 인쇄성 및 절연성이 향상되게 된다. 이러한 경우 또한 본 발명의 기술적 사상 범주에 속한다 할 것이다.
이상의 명백한 설명과 같이 본 발명은, 방열판(10)의 매입영역은 산화피막층(12)이 형성되어 있어 몰딩부(23)를 구성하는 몰딩화합물과의 접착력이 좋으므로 안정적인 패키지를 형성할 수 있는 장점이 있고, 잉크코팅층(14)이 형성된 노출영역(13)은 마킹성이 향상됨과 동시에 절연성이 매우 향상되는 효과가 있다.

Claims (1)

  1. 산화처리되어 베이스 메탈(11)의 표면에 산화피막층(12)이 형성된 방열판(10)의 노출영역(13) 상측면에 잉크코팅층(14)을 형성한 후, 상기 잉크코팅층(14)이 몰딩부(23)의 상측 외부로 노출되도록 몰딩하여 패키징하는 것을 특징으로 하는 산화처리된 PBGA용 방열판의 노출영역에 마킹성과 절연성을 확보하는 방법.
KR10-2001-0056767A 2001-09-14 2001-09-14 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법 KR100449865B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0056767A KR100449865B1 (ko) 2001-09-14 2001-09-14 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0056767A KR100449865B1 (ko) 2001-09-14 2001-09-14 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법

Publications (2)

Publication Number Publication Date
KR20030023987A KR20030023987A (ko) 2003-03-26
KR100449865B1 true KR100449865B1 (ko) 2004-09-24

Family

ID=27724034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0056767A KR100449865B1 (ko) 2001-09-14 2001-09-14 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법

Country Status (1)

Country Link
KR (1) KR100449865B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009525B1 (ko) * 2009-03-24 2011-01-18 주식회사 영일프레시젼 피비쥐에이용 센터게이트 방열판
US9035308B2 (en) 2013-06-25 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101221805B1 (ko) * 2006-03-03 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자용 패키지 및 패키지 어셈블리
US8736046B2 (en) 2011-10-18 2014-05-27 Stmicroelectronics Asia Pacific Pte Ltd. Dual interlock heatsink assembly for enhanced cavity PBGA packages, and method of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402006A (en) * 1992-11-10 1995-03-28 Texas Instruments Incorporated Semiconductor device with enhanced adhesion between heat spreader and leads and plastic mold compound
KR960012446A (ko) * 1994-09-08 1996-04-20 초소형전자 플라스틱 패키지용 구리 또는 구리합금재 히트스프레더의 표면처리방법
US5664497A (en) * 1994-02-18 1997-09-09 Texas Instruments Incorporated Laser symbolization on copper heat slugs
KR0137325B1 (ko) * 1994-10-10 1998-04-24 황인길 반도체 패키지의 제조방법
JPH10178119A (ja) * 1996-12-19 1998-06-30 Sanken Electric Co Ltd 樹脂封止型電子部品のマーキング方法
KR19980054918A (ko) * 1996-12-27 1998-09-25 황인길 반도체 패키지의 구조

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402006A (en) * 1992-11-10 1995-03-28 Texas Instruments Incorporated Semiconductor device with enhanced adhesion between heat spreader and leads and plastic mold compound
US5664497A (en) * 1994-02-18 1997-09-09 Texas Instruments Incorporated Laser symbolization on copper heat slugs
KR960012446A (ko) * 1994-09-08 1996-04-20 초소형전자 플라스틱 패키지용 구리 또는 구리합금재 히트스프레더의 표면처리방법
KR0137325B1 (ko) * 1994-10-10 1998-04-24 황인길 반도체 패키지의 제조방법
JPH10178119A (ja) * 1996-12-19 1998-06-30 Sanken Electric Co Ltd 樹脂封止型電子部品のマーキング方法
KR19980054918A (ko) * 1996-12-27 1998-09-25 황인길 반도체 패키지의 구조

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009525B1 (ko) * 2009-03-24 2011-01-18 주식회사 영일프레시젼 피비쥐에이용 센터게이트 방열판
US9035308B2 (en) 2013-06-25 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Also Published As

Publication number Publication date
KR20030023987A (ko) 2003-03-26

Similar Documents

Publication Publication Date Title
US5844307A (en) Plastic molded IC package with leads having small flatness fluctuation
EP1895586A3 (en) Semiconductor package substrate
EP1213754A3 (en) Fabrication process of semiconductor package and semiconductor package
US7432601B2 (en) Semiconductor package and fabrication process thereof
KR100449865B1 (ko) 산화처리된 피비쥐에이용 방열판의 노출영역에 마킹성과절연성을 확보하는 방법
KR100649878B1 (ko) 반도체 패키지
KR100251868B1 (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR20030041653A (ko) 플립칩비지에이에서 접착성이 향상된 일체형 방열판을이용하여 그라운드를 확보하는 방법
KR20030023986A (ko) 피비쥐에이 방열판에 부착성과 도전성을 확보하는 방법
KR200275935Y1 (ko) 반도체 패키지용 방열판 구조
JP3789688B2 (ja) 混成集積回路装置
KR100236634B1 (ko) 반도체 패키지용 리드 프레임
JP4649719B2 (ja) 電子部品搭載用基板
KR19990065599A (ko) 반도체 패키지와 그 제조방법 및 그 적층방법
JP3447648B2 (ja) 半導体装置およびその製造方法
KR100727246B1 (ko) 반도체 패키지
KR101187913B1 (ko) 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법
KR200179419Y1 (ko) 반도체패키지
KR200232214Y1 (ko) 볼 그리드 어레이 패키지
JPH07122677A (ja) 半導体装置およびその製造方法
TWI234302B (en) Package for IC and LED
KR100471413B1 (ko) 테이프 볼 그리드 어레이 패키지
KR100324932B1 (ko) 칩 사이즈 패키지
JP2003338666A5 (ko)
TWM600515U (zh) 一種電路板及封裝體

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170913

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180912

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 16