JP5069387B2 - 集積回路パッケージ - Google Patents

集積回路パッケージ Download PDF

Info

Publication number
JP5069387B2
JP5069387B2 JP2000248741A JP2000248741A JP5069387B2 JP 5069387 B2 JP5069387 B2 JP 5069387B2 JP 2000248741 A JP2000248741 A JP 2000248741A JP 2000248741 A JP2000248741 A JP 2000248741A JP 5069387 B2 JP5069387 B2 JP 5069387B2
Authority
JP
Japan
Prior art keywords
flexible tape
package
die
top surface
tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000248741A
Other languages
English (en)
Other versions
JP2001077243A (ja
Inventor
チョーク・ジェイ・チア
セン−ソーイ・リム
クワイ・エイチ・ロウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JP2001077243A publication Critical patent/JP2001077243A/ja
Application granted granted Critical
Publication of JP5069387B2 publication Critical patent/JP5069387B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、全体として、半導体の集積回路パッケージ、より具体的には、可撓性のテープ・ボール・グリッド・アレー・パッケージに関する。
【０００２】
【従来の技術】
テープ・ボール・グリッド・アレー・パッケージ（ＴＢＧＡ´ｓ）は、集積回路を実装するための益々一般的な形態となりつつある。ＴＢＧＡ´ｓは、カプトン（Ｋａｐｔｏｎ）のような絶縁性材料と、該絶縁性材料上に形成された金属パターン（トレース）とから成る可撓性のプラスチックテープを備えている。金属パターンは、１９９７年４月２１日付けで出願された同時係属出願中の特許出願第０８／８３７，６８６号に記載された、ワイヤーボンディングのような、テープ自動結合法（ＴＢＡ tape automated bonding）又はその他の何らかの方法により集積回路上のボンドパッドと接続される。トレースの各々は、パッケージとプリント回路板との間の電気的相互接続部として機能するはんだボールに接続される。このようにして、ＴＢＧＡ´ｓの集積回路ボンドパッドは、適正なはんだボールと電気的に接続される。
【０００３】
【発明が解決しようとする課題】
可撓性のテープ材料は，比較的薄く、このため、パッケージ全体に対応して薄く且つ軽量にすることを許容する。これらの特徴は、セル式携帯電話及びその他の手持ち型エレクトロニクス装置のような携帯型の装置にとって有益である。
【０００４】
上述した金属パターンは、典型的に、金属箔層をテープ材料に積層することにより、又は金属をテープ材料上に蒸着することにより製造される。次に、金属層を選択的にエッチングすることにより、金属パターンが形成される。所定のテープ面積についてこのようにして形成することのできるトレースの数（すなわち、トレースの密度）は、エッチング技術により制限される。従来のＴＢＧＡ´ｓのトレース密度を増大させることが望ましい。
【０００５】
【課題を解決するための手段】
可撓性テープの２つの層（頂部層及び底部層）から成り、その層の各々が、頂部面と、底面とを有し、頂部面上に金属トレースが存在する、集積回路用のパッケージである。ダイ（半導体チップ）が２つの層の頂部に取り付けられ、ワイヤーボンド法によりダイ上のボンドパッドを２つの可撓性のテープの各々における金属トレースに接続する。金属トレースは、可撓性テープの頂部面に沿って配置されて、テープの穴を介してはんだボールに結合される。これらのはんだボールは、パッケージの底部に沿って取り付けられて、プリント回路板に対する電気的相互接続部として機能する。底部層のテープに形成された追加的な穴は、はんだボールが底部層テープを通して伸長することを許容し、このため、これらの穴は頂部層テープ上におけるトレースに電気的に接続することができる。
【０００６】
【発明の実施の形態】
本発明のその他の目的及び有利な点は、以下の詳細な説明を読み且つ添付図面を参照することにより、明らかになるであろう。
【０００７】
本発明は、色々な改変例及び代替的な形態が具体化可能であるが、その特定の実施の形態を添付図面に一例として図示し、これについて詳細に説明する。しかしながら、図面及びその詳細な説明は、開示した特定の形態に本発明を限定するものではなく、これに反して、本発明は、特許請求の範囲により規定された本発明の精神及び範囲に属する全ての改変例、均等例及び代替例を包含することを意図するものである。
【０００８】
図１は、本発明の一つの実施形態の断面図である。半導体パッケージは、頂部面１５及び底部面１７を有する第一の可撓性テープ１４と、頂部面１３及び底部面１９を有する第二の可撓性テープ１６とを備えている。第一及び第二の可撓性テープ１４，１６はカプトン（Ｋａｐｔｏｎ）から成ることが好ましい。これらの第一及び第二の可撓性テープ１４、１６の各々には、頂部面１５、１３上に金属トレース３０、３２のパターンがあるが（図２参照）、この金属トレース３０及び／又は３２が、底部面１７、１９に存在し、又は頂部面１５又は１３、底部面１７又は１９の双方に存在するようにすることができる。また、第一及び第二の可撓性テープ１４、１６の各々にて、穴３４、３６（図２も参照）がテープを通じてエッチングされ又は穿孔されており、はんだボールを当該可撓性テープの基板の頂部面上のパッド３８、４０（図２参照）に取り付けることを許容する（以下に説明するように）。
【０００９】
ダイ（半導体チップ）１０は、頂部面９と、底部面１１とを有している。ボンドパッド２５ａ、２５ｂとして図示した複数のボンドパッド２５は、頂部面９上にある（明確化の目的のため、図１には、ボンドパッド２５の殆んどを省略）。
ダイ１０は、その底部面１１が第一の可撓性テープ１４の頂部面１５に面するように取り付けられている。パッケージの平面切欠き図である図２に図示するように、ダイ１０は、第一の可撓性テープ１４に対して中心に位置決めされている。接着剤１２は、ダイ１０を第一の可撓性テープ１４に取り付ける働きをする。
【００１０】
第一の組み２５ａのボンドパッド２５は、ワイヤー２２により第一の可撓性テープ１４上の対応するトレース３０に接続されている。ワイヤー２２は、頂部面１５上におけるトレース３０に取り付けるか、又は１９９７年４月２１日付けで出願された同時出願係属中の特許出願第０８／８３７，６８６号に更に記載されたように、第一の可撓性テープ１４の穴を通じて底部面１７のトレースに取り付けることができる。パッケージとプリント回路板との間の電気的相互接続部として機能する第一の複数のはんだボール２０の各々は、第一の可撓性テープ１４上における対応するトレース３０の１つに電気的に接続されている。第一の複数のはんだボール２０の各々は、第二の可撓性テープ１６の複数の穴３６の１つを貫通して伸長している。
【００１１】
第二の可撓性テープ１６は、その頂部面１３が第一の可撓性テープ１４の底部面１７に面するように取り付けられる。このように、第一の可撓性テープ１４、第二の可撓性テープ１６及びダイ１０は、第一の可撓性テープ１４の少なくとも一部分が（ａ）ダイ１０の底部面１１及び第二の可撓性テープ１６の頂部面１３の双方に対して実質的に平行な平面内に位置し、（ｂ）且つダイ１０の底部面と第二の可撓性テープ１６の頂部面との間を伸長するように配置されている。接着剤２６は、第一の可撓性テープ１４を第二の可撓性テープ１６に取り付ける働きをする。
【００１２】
図２に図示するように、第一の可撓性テープ１４の長さ及び幅は、各々、第二の可撓性テープ１６の長さ及び幅以下であり、第一の可撓性テープ１４は、第二の可撓性テープ１６に対して中心に位置決めされている。
【００１３】
第二の組み２５ｂのボンドパッド２５は、ワイヤー２４によって第二の可撓性テープ１６上の対応するトレース３２に接続されている。ワイヤー２４は、頂部面１３上のトレース３２に取り付けることができ、又は、１９９７年４月２１日付け出願の同時出願係属中の特許出願第０８／８３７，６８６号に更に説明するように、第二の可撓性テープ１６の穴を通じて底部面１９上のトレースに取り付けることができる。第一の複数のはんだボール２０の外周の周りにおける第二の複数のはんだボール１８の各々は、第二の可撓性テープ１６上の対応するトレース３２の１つに電気的に接続される。
【００１４】
成形化合物２８はダイ１０、第一の可撓性テープ１４及び第二の可撓性テープ１６を覆う。
上記の開示が完全に理解されたならば、多数の変形例及び改変例が当業者に明らかになるであろう。特許請求の範囲は、かかる変形例及び改変例の全てを包含することを意図するものである。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態の断面図である。
【図２】図１に図示したパッケージの平面切欠き図である。
【符号の説明】
９ ダイの頂部面 １０ ダイ
１１ ダイの底部面 １２ 接着剤
１３ 第二の可撓性テープの頂部面 １４ 第一の可撓性テープ
１５ 第一の可撓性テープの頂部面 １６ 第二の可撓性テープ
１７ 第一の可撓性テープの底部面 １９ 第二の可撓性テープの底部面
２０ はんだボール ２２ ワイヤー
２５ａ、２５ｂ ボンドパッド ２８ 成形化合物
３０、３２ 金属トレース ３４、３６ 穴
３８、４０ パッド

Claims (13)

  1. 集積回路パッケージにおいて、
    頂部面と、底部面と、金属トレースとを有する第一の可撓性テープと、
    各々が、第一の可撓性テープ上の対応するトレースの１つに電気的に接続された第一の複数のはんだボールと、
    頂部面及び底部面を有するダイであって、その頂部面にボンドパッドを有し、その底部面が第一の可撓性テープの頂部面に面するように取り付けられたダイと、
    ダイにおけるボンドパッドの第一のものを第一の可撓性テープにおけるトレースの１つと接続する第一のワイヤーと、
    頂部面と、底部面と、金属トレースとを有する第二の可撓性テープと、
    各々が、第二の可撓性テープにおける対応するトレースの１つに電気的に接続された第二の複数のはんだボールと、
    ダイにおけるボンドパッドの第二のものを第二の可撓性テープにおけるトレースの１つと接続する第二のワイヤーと、
    （ａ）ダイの底部面及び第二の可撓性テープの第二の頂部面の双方と実質的に平行で、且つ（ｂ）ダイ底部面と第二の可撓性テープの頂部面との間にある平面内に位置する第一の可撓性テープの少なくとも一部分とを備える、集積回路パッケージ。
  2. 請求項１のパッケージにおいて、第一及び第二の可撓性テープの各々が穴を有し、第一及び第二の複数のはんだボールの各々がそれぞれ穴の１つを通って伸長し且つ穴に隣接するトレースの対応する１つに取り付けられる、パッケージ。
  3. 請求項１のパッケージにおいて、ダイが第一の可撓性テープに対して中心決めされるように取り付けられる、パッケージ。
  4. 請求項２のパッケージにおいて、第二の可撓性テープが、それぞれ第一の可撓性テープの長さ及び幅を上廻る長さ及び幅を画成する矩形の形状である、パッケージ。
  5. 請求項４のパッケージにおいて、第一の可撓性テープが、第二の可撓性テープに対して中心決めされるように取り付けられる、パッケージ。
  6. 請求項１のパッケージにおいて、第一の可撓性テープが、長さ及び幅により画成される矩形の形状である、パッケージ。
  7. 請求項１のパッケージにおいて、第二の可撓性テープが穴を有し、第一の複数のはんだボールの１つが該穴を貫通して伸長する、パッケージ。
  8. 請求項１のパッケージにおいて、第一の可撓性テープの底部面を第二の可撓性テープの頂部面に取り付ける接着剤を更に備える、パッケージ。
  9. 請求項１のパッケージにおいて、第一の可撓性テープの頂部面をダイの底部面に取り付ける接着剤を更に備える、パッケージ。
  10. 請求項１のパッケージにおいて、ダイ、第一の可撓性テープ及び第二の可撓性テープを覆う成形化合物を更に備える、パッケージ。
  11. 請求項１のパッケージにおいて、第一の可撓性テープがその頂側部にトレースを備える、パッケージ。
  12. 請求項１のパッケージにおいて、第二の可撓性テープがその頂側部にトレースを備える、パッケージ。
  13. 請求項１のパッケージにおいて、第二の可撓性テープが複数の貫通穴を有し、第一の複数のはんだボールの各々が第二の可撓性テープの複数の貫通穴の一つを通って伸長する、パッケージ。
JP2000248741A 1999-08-19 2000-08-18 集積回路パッケージ Expired - Lifetime JP5069387B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/377887 1999-08-19
US09/377,887 US6285077B1 (en) 1999-08-19 1999-08-19 Multiple layer tape ball grid array package

Publications (2)

Publication Number Publication Date
JP2001077243A JP2001077243A (ja) 2001-03-23
JP5069387B2 true JP5069387B2 (ja) 2012-11-07

Family

ID=23490918

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000248741A Expired - Lifetime JP5069387B2 (ja) 1999-08-19 2000-08-18 集積回路パッケージ

Country Status (2)

Country Link
US (1) US6285077B1 (ja)
JP (1) JP5069387B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
CN100386873C (zh) * 2004-01-05 2008-05-07 扬智科技股份有限公司 打线接合封装体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
JP2986413B2 (ja) * 1996-08-01 1999-12-06 富士機工電子株式会社 エアリア・グリッド・アレイ・パッケージ
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
KR100255476B1 (ko) * 1997-06-30 2000-05-01 김영환 볼 그리드 어레이 패키지
US6069407A (en) * 1998-11-18 2000-05-30 Vlsi Technology, Inc. BGA package using PCB and tape in a die-up configuration

Also Published As

Publication number Publication date
US6285077B1 (en) 2001-09-04
JP2001077243A (ja) 2001-03-23

Similar Documents

Publication Publication Date Title
KR100546374B1 (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
JP4703980B2 (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP4058642B2 (ja) 半導体装置
JP2981141B2 (ja) グリッドアレイ・プラスチックパッケージ、およびその製造方法、およびその製造に使用されるプラスチック積層体、およびその製造方法
JP3879033B2 (ja) 積層型半導体パッケージ及びその製造方法
US6268650B1 (en) Semiconductor device, ball grid array connection system, and method of making
US6483187B1 (en) Heat-spread substrate
JPH113957A (ja) 薄型パワーテープボールグリッドアレイパッケージ
JP2881733B2 (ja) ボトムリード型半導体パッケージ
US6201298B1 (en) Semiconductor device using wiring tape
US6225690B1 (en) Plastic ball grid array package with strip line configuration
JP5069387B2 (ja) 集積回路パッケージ
US6057594A (en) High power dissipating tape ball grid array package
US6972477B2 (en) Circuit device with conductive patterns separated by insulating resin-filled grooves
JP2982703B2 (ja) 半導体パッケージ及びその製造方法
US20040021213A1 (en) Thermally-enhanced integrated circuit package
US6429534B1 (en) Interposer tape for semiconductor package
KR100337455B1 (ko) 반도체패키지
KR19990016047A (ko) 테이프 회로기판 및 이를 사용한 칩 크기의 반도체 칩패키지
JPH0517709B2 (ja)
JP3088391B2 (ja) 半導体装置
JP3783497B2 (ja) 半導体素子搭載用配線テープとそれを用いた半導体装置
JPH07122701A (ja) 半導体装置およびその製造方法ならびにｐｇａ用リードフレーム
KR100337460B1 (ko) 반도체 장치
KR100542672B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100701

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100930

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110805

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120201

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120817

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150824

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5069387

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term