JP2003338519A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003338519A
JP2003338519A JP2002146321A JP2002146321A JP2003338519A JP 2003338519 A JP2003338519 A JP 2003338519A JP 2002146321 A JP2002146321 A JP 2002146321A JP 2002146321 A JP2002146321 A JP 2002146321A JP 2003338519 A JP2003338519 A JP 2003338519A
Authority
JP
Japan
Prior art keywords
semiconductor device
wire
semiconductor chip
electrode pads
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002146321A
Other languages
English (en)
Other versions
JP2003338519A5 (ja
Inventor
Asao Matsuzawa
朝夫 松澤
Takafumi Nishida
隆文 西田
Yasuyuki Nakajima
靖之 中島
Toshiaki Morita
俊章 守田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Hitachi Solutions Technology Ltd
Original Assignee
Renesas Technology Corp
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi ULSI Systems Co Ltd filed Critical Renesas Technology Corp
Priority to JP2002146321A priority Critical patent/JP2003338519A/ja
Priority to TW92112447A priority patent/TWI297184B/zh
Priority to US10/430,279 priority patent/US6900551B2/en
Priority to KR1020030030463A priority patent/KR20040014167A/ko
Priority to CNB031237061A priority patent/CN100481414C/zh
Publication of JP2003338519A publication Critical patent/JP2003338519A/ja
Priority to US11/035,999 priority patent/US20050121805A1/en
Publication of JP2003338519A5 publication Critical patent/JP2003338519A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H01L2224/49052—Different loop heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

(57)【要約】 【課題】 【解決手段】 本発明の半導体装置は、半導体チップの
主面にその一辺に沿って配置された複数の電極パッド
と、配線基板の主面に前記半導体チップの一辺に沿って
配置された複数の接続部とを夫々電気的に接続する複数
のワイヤを有し、前記複数のワイヤのうちの互いに隣り
合う第１及び第２のワイヤにおいて、前記第２のワイヤ
は、前記第１のワイヤよりもループ高さが高く、前記第
２のワイヤの一端部は、前記第１のワイヤの一端部より
も前記半導体チップの一辺から遠く離れた位置で前記電
極パッドに接続され、前記第２のワイヤの他端部は、前
記第１のワイヤの他端部よりも前記半導体チップの一辺
から遠く離れた位置で前記接続部に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造技術に関し、特に、フェースアップボンディング
構造の半導体装置及びその製造技術に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体装置として、例えばＢＧＡ（Ｂal
l Ｇrid Ａrray）型と呼称される半導体装置が知られて
いる。このＢＧＡ型半導体装置は、インターポーザと呼
ばれる配線基板の主面側に半導体チップを搭載し、配線
基板の主面と反対側に位置する裏面側に外部接続用端子
としてボール状の半田バンプを複数配置したパッケージ
構造になっている。
【０００３】ＢＧＡ型半導体装置においては、様々な構
造のものが開発され、製品化されているが、大別すると
フェースアップボンディング構造（ワイヤボンディング
構造）とフェースダウンボンディング構造に分類され
る。フェースアップボンディング構造では、半導体チッ
プの主面（回路形成面）に配置された電極パッドと、イ
ンターポーザの主面に配置された電極パッド（配線の一
部からなる接続部）との電気的な接続をボンディングワ
イヤで行っている。フェースダウンボンディング構造で
は、半導体チップの主面に配置された電極パッドと、イ
ンターポーザの主面に配置された電極パッドとの電気的
な接続をこれらの電極パッド間に介在された半田バンプ
で行っている。
【０００４】フェースアップボンディング構造のＢＧＡ
型半導体装置については、例えば、特開２００１−１４
４２１４号公報に開示されている。また、フェイスダウ
ンボンディング構造のＢＧＡ型半導体装置については、
例えば、特開平６−３４９８３号公報に開示されてい
る。
【０００５】
【発明が解決しようとする課題】近年、携帯電話、携帯
型パーソナルコンピュータ等の電子機器の小型化が進
み、これらの電子機器に組み込まれるＢＧＡ型半導体装
置においても小型化が要求されている。そこで、本発明
は、既存の製造設備が流用でき、低コストで製造が可能
なフェースアップボンディング構造を有するＢＧＡ型半
導体装置の小型化について検討した結果、以下の問題点
を見出した。
【０００６】ＢＧＡ型半導体装置の小型化を図るために
は、半導体チップ及びインターポーザの平面サイズを小
さくする必要がある。半導体チップの平面サイズを小さ
くするためには、半導体チップの主面に配置される電極
パッドの配列ピッチを狭くする必要がある。また、イン
ターポーザの平面サイズを小さくするためには、インタ
ーポーザの主面に配置される電極パッドの配列ピッチを
狭くする必要がある。
【０００７】半導体チップ及びインターポーザの電極パ
ッドの配列ピッチを狭くした場合、隣り合うボンディン
グワイヤの間隔も狭くなる。隣り合うボンディングワイ
ヤの間隔が狭くなった場合、トランスファ・モールディ
ング法に基づいて樹脂封止体を形成する時、ボンディン
グワイヤの形状が樹脂の流れによって変形するワイヤ流
れにより、隣り合うボンディングワイヤ同士が短絡する
といった不具合が発生し易くなる。従って、フェースア
ップ構造のＢＧＡ型半導体装置の小型化を図るために
は、隣り合うボンディングワイヤ同士の短絡を抑制する
必要がある。
【０００８】隣り合うボンディングワイヤ同士の短絡を
抑制する方法としては、隣り合うボンディングワイヤの
ループ高さを変える方法が考えられるが、この場合、ボ
ンディングワイヤの中間部分での短絡抑制に有効である
が、ボンディングワイヤの一端部側（半導体チップの電
極パッド側）及び他端部側（インターポーザ基板の電極
パッド側）での短絡抑制は困難である。
【０００９】本発明の目的は、隣り合うボンディングワ
イヤ同士の短絡を抑制することが可能な技術を提供する
ことにある。また、本発明の他の目的は、隣り合うボン
ディングワイヤ同士の短絡を抑制し、半導体装置の小型
化を図ることが可能な技術を提供することにある。本発
明の前記並びにその他の目的と新規な特徴は、本明細書
の記述及び添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 手段（１）：本発明の半導体装置は、半導体チップと、
主面に前記半導体チップが配置された配線基板と、前記
半導体チップの主面にその一辺に沿って配置された複数
の電極パッドと、前記配線基板の主面に前記半導体チッ
プの一辺に沿って配置された複数の接続部と、前記半導
体チップの複数の電極パッドと前記配線基板の複数の接
続部とを夫々電気的に接続する複数のワイヤと、前記半
導体チップ及び前記複数のワイヤを封止する樹脂封止体
とを有し、前記複数のワイヤは、前記複数の電極パッド
のうちの第１の電極パッドに一端部が接続され、前記複
数の接続部のうちの第１の接続部に前記一端部とは反対
側の他端部が接続された第１のワイヤと、前記複数の電
極パッドのうちの前記第１の電極パッドと隣り合う第２
の電極パッドに一端部が接続され、前記複数の接続部の
うちの前記第１の接続部と隣り合う第２の接続部に前記
一端部とは反対側の他端側が接続され、かつ前記第１の
ワイヤよりもループ高さが高い第２のワイヤとを含み、
前記第２のワイヤの一端部は、前記第１のワイヤの一端
部よりも前記半導体チップの一辺から遠く離れた位置で
接続され、前記第２のワイヤの他端部は、前記第１のワ
イヤの他端部よりも前記半導体チップの一辺から遠く離
れた位置で接続されている。
【００１１】手段（２）：本発明の半導体装置の製造方
法は、主面にその主面の一辺に沿って配置された複数の
電極パッドを有する半導体チップを準備すると共に、前
記半導体チップが搭載されるチップ搭載領域と、前記チ
ップ搭載領域の外側に前記半導体チップの一辺に沿って
配置された複数の接続部とを有する配線基板を準備する
組み立て部品準備工程と、前記配線基板のチップ搭載領
域に前記半導体チップを搭載するダイボンド工程と、前
記半導体チップの複数の電極パッドと前記配線基板の複
数の接続部とを複数のワイヤで夫々電気的に接続するワ
イヤボンディング工程と、前記半導体チップ、及び前記
複数のワイヤを樹脂で封止するモールド工程とを有し、
前記複数のワイヤは、前記複数の電極パッドのうちの第
１の電極パッドに一端部が接続され、前記複数の接続部
のうちの第１の接続部に前記一端部とは反対側の他端部
が接続される第１のワイヤと、前記複数の電極パッドの
うちの前記第１の電極パッドと隣り合う第２の電極パッ
ドに一端部が接続され、前記複数の接続部のうちの前記
第１の接続部と隣り合う第２の接続部に前記一端部とは
反対側の他端側が接続され、かつ前記第１のワイヤより
もループ高さが高い第２のワイヤとを含み、前記第２の
ワイヤの一端部の接続は、前記第１のワイヤの一端部の
接続よりも前記半導体チップの一辺から遠く離れた位置
で行い、前記第２のワイヤの他端部の接続は、前記第１
のワイヤの他端部の接続よりも前記半導体チップの一辺
から遠く離れた位置で行う。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１３】（実施形態１）本実施形態１では、フェー
スアップボンディング構造のＢＧＡ型半導体装置に本発
明を適用した例について説明する。図１は、本発明の実
施形態１であるフェースアップボンディング構造のＢＧ
Ａ型半導体装置の内部構造を示す平面図であり、図２
は、図１のＡ−Ａ線に沿う断面図であり、図３は、図１
の一部を拡大した平面図であり、図４は、本実施形態１
の半導体装置の内部構造を示す図（（ａ）は図３のＢ−
Ｂ線に沿う断面図，（ｂ）は図３のＣ−Ｃ線に沿う断面
図，（ｃ）は（ａ）及び（ｂ）を重ねた状態の断面図）
であり、図５は、図３の一部を拡大した平面図である。
【００１４】図１及び図２に示すように、本実施形態１
のＢＧＡ型半導体装置１は、インターポーザ４の互いに
反対側に位置する主面４ｘ及び裏面４ｙ（互いに対向す
る主面４ｘ及び裏面４ｙ）のうちの主面４ｘ側に半導体
チップ２を搭載し、インターポーザ４の裏面４ｙ側に外
部接続用端子としてボール状の半田バンプ１０を複数配
置したパッケージ構造になっている。
【００１５】半導体チップ２は、厚さ方向と交差する平
面形状が方形状になっており、本実施形態では例えば5.
0ｍｍ×5.0ｍｍの正方形になっている。半導体チップ２
は、これに限定されないが、主に、半導体基板と、この
半導体基板の主面に形成された複数のトランジスタ素子
と、前記半導体基板の主面上において絶縁層、配線層の
夫々を複数段積み重ねた多層配線層と、この多層配線層
を覆うようにして形成された表面保護膜（最終保護膜）
とを有する構成になっている。絶縁層は、例えば酸化シ
リコン膜で形成されている。配線層は、例えばアルミニ
ウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃ
ｕ）、又は銅合金等の金属膜で形成されている。表面保
護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等
の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成
されている。
【００１６】半導体チップ２は、互いに反対側に位置す
る主面（回路形成面）２ｘ及び裏面２ｙを有し、半導体
チップ２の主面２ｘ側には集積回路として例えば制御回
路が形成されている。この制御回路は、主に、半導体基
板の主面に形成されたトランジスタ素子及び多層配線層
に形成された配線によって構成されている。半導体チッ
プ２は、その裏面２ｙとインターポーザ４の主面４ｘと
の間に接着材７を介在した状態でインターポーザ４の主
面４ｘに接着固定されている。
【００１７】半導体チップ２の主面には複数の電極パッ
ド３からなる４列のパッド群が配置されている。第１の
パッド群の複数の電極パッド３は半導体チップ２の第１
の辺２ｘ１に沿って配置され、第２のパッド群の複数の
電極パッド３は半導体チップ２の第２の辺２ｘ２に沿っ
て配置され、第３のパッド群の複数の電極パッド３は半
導体チップ２の第３の辺２ｘ３に沿って配置され、第４
のパッド群の複数の電極パッド３は半導体チップ２の第
４の辺２ｘ４に沿って配置されている。各パッド群の複
数の電極パッド３は、半導体チップ２の多層配線層のう
ちの最上層の配線層に形成され、半導体チップ２の表面
保護膜に夫々の電極パッド３に対応して形成されたボン
ディング開口によって露出されている。
【００１８】インターポーザ４は、その厚さ方向と交差
する平面形状が方形状になっており、本実施形態では例
えば13.0ｍｍ×13.0ｍｍの正方形になっている。インタ
ーポーザ４は、これに限定されないが、主に、コア材
と、このコア材の主面を覆うようにして形成された保護
膜と、このコア材の主面と反対側に位置する裏面（コア
材の主面と対向する面）を覆うようにして形成された保
護膜とを有する構成になっている。コア材は、例えば、
その主面、裏面及び内部に配線を有する多層配線構造に
なっている。コア材の各絶縁層は、例えばガラス繊維に
エポキシ系若しくはポリイミド系の樹脂を含浸させた高
弾性樹脂基板で形成されている。コア材の各配線層は、
例えばＣｕを主成分とする金属膜で形成されている。コ
ア材の主面上の保護膜は、主にコア材の最上層の配線層
に形成された配線を保護する目的で形成され、コア材の
裏面上の保護膜は、主にコア材の最下層の配線層に形成
された配線を保護する目的で形成されている。コア材の
主面上及び裏面上の保護膜としては、例えば二液性アル
カリ現像液型ソルダーレジストインキ、若しくは熱硬化
型一液性ソルダーレジストインキからなる絶縁膜が用い
られている。
【００１９】インターポーザ４の主面４ｘには、半導体
チップ２の周囲において、複数の電極パッド（ワイヤ接
続部）５からなる４列のパッド群が配置されている。第
１のパッド群の複数の電極パッド５は半導体チップ２の
第１の辺２ｘ１に沿って配置され、第２のパッド群の複
数の電極パッド５は半導体チップ２の第２の辺２ｘ２に
沿って配置され、第３のパッド群の複数の電極パッド５
は半導体チップ２の第３の辺２ｘ３に沿って配置され、
第４のパッド群の複数の電極パッド５は半導体チップ２
の第４の辺２ｘ４に沿って配置されている。各パッド群
の複数の電極パッド５は、コア材の最上層の配線層に形
成された複数の配線の夫々の一部分で構成され、コア材
の主面上の保護膜に夫々の電極パッド５に対応して形成
された開口によって露出されている。
【００２０】インターポーザ４の裏面４ｙには、複数の
電極パッド６が配置されている。この複数の電極パッド
６は、コア材の最下層の配線層に形成された複数の配線
の夫々の一部分で構成され、コア材の裏面上の保護膜に
夫々の電極パッド６に対応して形成された開口によって
露出されている。
【００２１】半導体チップ２の第１のパッド群を構成す
る複数の電極パッド３と、インターポーザ４の第１のパ
ッド群を構成する複数の電極パッド５は、第１のワイヤ
群を構成する複数のボンディングワイヤ８によって夫々
電気的に接続されている。半導体チップ２の第２のパッ
ド群を構成する複数の電極パッド３と、インターポーザ
４の第２のパッド群を構成する複数の電極パッド５は、
第２のワイヤ群を構成する複数のボンディングワイヤ８
によって夫々電気的に接続されている。半導体チップ２
の第３のパッド群を構成する複数の電極パッド３と、イ
ンターポーザ４の第３のパッド群を構成する複数の電極
パッド５は、第３のワイヤ群を構成する複数のボンディ
ングワイヤ８によって夫々電気的に接続されている。半
導体チップ２の第４のパッド群を構成する複数の電極パ
ッド３と、インターポーザ４の第４のパッド群を構成す
る複数の電極パッド５は、第４のワイヤ群を構成する複
数のボンディングワイヤ８によって夫々電気的に接続さ
れている。ボンディングワイヤ８としては、例えば金
（Ａｕ）ワイヤを用いている。ボンディングワイヤ８の
接続方法としては、例えば、熱圧着に超音波振動を併用
したネイルヘッドボンディング（ボールボンディング）
法を用いている。
【００２２】各ワイヤ群の複数のボンディングワイヤ８
は、例えば、半導体チップ２の電極パッド３を第１ボン
ディング点とし、インターポーザ４の電極パッド５を第
２ボンディング点とするネイルヘッドボンディング法に
よって接続されている。
【００２３】半導体チップ２、各ワイヤ群の複数のボン
ディングワイヤ８等は、インターポーザ４の主面４ｘ上
に形成された樹脂封止体９によって封止されている。樹
脂封止体９は、低応力化を図る目的として、例えば、フ
ェノール系硬化剤、シリコーンゴム及び多数のフィラー
（例えばシリカ）等が添加されたエポキシ系の熱硬化性
絶縁樹脂で形成されている。樹脂封止体９の形成方法と
しては、例えば大量生産に好適なトランスファ・モール
ディング法が用いられている。
【００２４】複数の半田バンプ１０は、インターポーザ
４の裏面４ｙに形成された複数の電極パッド６に夫々固
着され、電気的にかつ機械的に接続されている。半田バ
ンプ１０としては、Ｐｂを実質的に含まないＰｂフリー
組成の半田バンプ、例えばＳｎ−１［ｗｔ％］Ａｇ−
０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられてい
る。
【００２５】半導体チップ２の第１のパッド群を構成す
る複数の電極パッド３は、互いに反対側に位置する２つ
の長辺が半導体チップ２の第１の辺２ｘ１から遠ざかる
方向に沿って延在し、互いに反対側に位置する２つの短
辺が半導体チップ２の第１の辺２ｘ１に沿って延在する
長方形の平面形状になっている。また、半導体チップ２
の第２のパッド群を構成する複数の電極パッド３、第３
のパッド群を構成する複数の電極パッド３、及び第４の
パッド群を構成する複数の電極パッド３においても、第
１のパッド群を構成する電極パッド３と同様に、互いに
反対側に位置する２つの長辺が半導体チップ２の辺（第
２の辺２ｘ２，第３の辺２ｘ３，第４の辺２ｘ４）から
遠ざかる方向に沿って延在し、互いに反対側に位置する
２つの短辺が半導体チップ２の辺（第２の辺２ｘ２，第
３の辺２ｘ３，第４の辺２ｘ４）に沿って延在する長方
形の平面形状になっている。
【００２６】第１のワイヤ群を構成する複数のボンディ
ングワイヤ８は、図３及び図４（ａ）に示すように、半
導体チップ２の第１のパッド群を構成する複数の電極パ
ッド３のうちの第１の電極パッド３ａに一端部８ａ１が
接続され、インターポーザ４の第１のパッド群を構成す
る複数の電極パッド５のうちの第１の電極パッド５ａに
一端部８ａ１とは反対側の他端部８ａ２が接続された第
１のボンディングワイヤ８ａと、図３及び図４（ｂ）に
示すように、半導体チップ２の第１のパッド群を構成す
る複数の電極パッド３のうちの第１の電極パッド３ａと
隣り合う第２の電極パッド３ｂに一端部８ｂ１が接続さ
れ、インターポーザ４の第１のパッド群を構成する複数
の電極パッド５のうちの第１の電極パッド５ａと隣り合
う第２の電極パッド５ｂに一端部８ｂ１とは反対側の他
端部８ｂ２が接続され、かつ第１のボンディングワイヤ
８ａのループ高さ１４ａ（図４（ａ）参照）よりもルー
プ高さ１４ｂが高い第２のボンディングワイヤ８ｂとを
含み、図４（ａ）及び図４（ｂ）に示すように、第２の
ボンディングワイヤ８ｂの一端部８ｂ１は、第１のボン
ディングワイヤ８ａの一端部８ａ１よりも半導体チップ
の第１の辺２ｘ１から遠く離れた位置で接続され、第２
のボンディングワイヤ８ｂの他端部８ｂ２は、第１のボ
ンディングワイヤ８ａの他端部８ａ２よりも半導体チッ
プ２の第１の辺２ｘ１から遠く離れた位置で接続されて
いる。
【００２７】このような構成にすることにより、図４
(ｃ)に示すように、ボンディングワイヤ８の配列方向に
おける第１のボンディングワイヤ８ａと第２のボンディ
ングワイヤ８ｂとの重なりがなくなるため、トランスフ
ァ・モールディング法に基づいて樹脂封止体を形成する
時、ボンディングワイヤの形状が樹脂の流れによって変
形するワイヤ流れがボンディングワイヤ８に生じても、
隣り合うボンディングワイヤ同士の短絡を抑制できる。
【００２８】隣り合うボンディングワイヤ同士の短絡
は、ループの高さを変えるだけでも抑制効果があるが、
この場合はボンディングワイヤの配列方向におけるボン
ディングワイヤの重なりが一端側及び他端側で生じるた
め、ボンディングワイヤの中間部では短絡を抑制できる
が、一端側及び他端側での短絡の抑制は困難である。こ
れに対し、本実施形態ではボンディングワイヤの配列方
向におけるボンディングワイヤの重なりが一端側及び他
端側においてもなくなるため、一端側及び他端側での短
絡も抑制できる。
【００２９】ＢＧＡ型半導体装置１の小型化を図るため
には、半導体チップ及びインターポーザの平面サイズを
小さくする必要がある。半導体チップ及びインターポー
ザの平面サイズを小さくするためには、半導体チップ及
びインターポーザの主面に配置される電極パッドの配列
ピッチを狭くする必要がある。半導体チップの電極パッ
ドの配列ピッチを狭くした場合、ワイヤ径が細いボンデ
ィングワイヤの使用を余儀なくされる。ワイヤ径が細い
ボンディングワイヤは機械的強度が低いため、ボンディ
ングワイヤの一端側及び他端側においてもワイヤ流れが
発生し易くなる。また、半導体チップ及びインターポー
ザの電極パッドの配列ピッチを狭くした場合、隣り合う
ボンディングワイヤの間隔もせまくなるため、ボンディ
ングワイヤの一端側及び他端側においても短絡が発生し
易くなる。従って、ＢＧＡ型半導体装置１の小型化を図
るためには、ボンディングワイヤの一端側及び他端側に
おける短絡抑制も必要である。本実施形態では、ボンデ
ィングワイヤの一端側及び他端側においても短絡を抑制
できるため、ＢＧＡ型半導体装置１の小型化を図ること
ができる。
【００３０】半導体チップ２の第１のパッド群を構成す
る複数の電極パッド３は、図３に示すように、第１の電
極パッド３ａ及び第２の電極パッド３ｂを交互に並列に
繰り返し配置した直線配列になっており、インターポー
ザ４の第１のパッド群を構成する複数の電極パッド５
は、図３に示すように、第１の電極パッド５ａ及び第２
の電極パッド５ｂを繰り返し配置した千鳥配列になって
いる。
【００３１】図４（ａ）及び図４（ｂ）に示すように、
半導体チップ２の第１の辺２ｘ１と第２の電極パッド５
ｂとの間の距離１１ｂは、半導体チップ２の第１の辺２
ｘ１と第１の電極パッド５ａとの間の距離１１ａよりも
広くなっており、半導体チップ２の第１の辺２ｘ１と第
２のボンディングワイヤ８ｂの一端部８ｂ１との間の距
離１２ｂは、半導体チップ２の第１の辺２ｘ１と第１の
ボンディングワイヤ８ａの一端部８ａ１との間の距離１
２ａよりも広くなっており、第２のボンディングワイヤ
８ｂの一端部８ｂ１と他端部８ｂ２との間の距離１３ｂ
は、第１のボンディングワイヤ８ａの一端部８ａ１と他
端部８ａ２との間の距離１３ａよりも広くなっている。
【００３２】図５に示すように、半導体チップ２の第１
のパッド群を構成する電極パッド３の幅３ｗは、インタ
ーポーザ４の第１のパッド群を構成する電極パッド５の
幅５ｗよりも狭くなっており、半導体チップ２の第１の
パッド群を構成する電極パッド３の配列ピッチ３ｐは、
インターポーザ４の第１のパッド群を構成する電極パッ
ド５の配列ピッチ５ｐよりも狭くなっている。本実施形
態において、電極パッド３の幅３ｗは例えば60μｍ程
度、電極パッド３の配列ピッチ３ｐは例えば65μｍ程
度、電極パッド５の幅５ｗは例えば100μ程度、電極パ
ッド５の配列ピッチ５ｐは例えば200μｍ程度になって
いる。また、半導体チップ２の第１のパッド群を構成す
る複数のパッド３は、ボンディングワイヤ８が接続され
る各々のボンディング面にプローブ針の接触跡部２６を
有し、接触跡部２６は、第１のボンディングワイヤ８ａ
の一端部８ａ１よりも半導体チップ２の第１の辺２ｘ１
から遠く離れ、かつ第２のボンディングワイヤ８ｂの一
端部８ｂ１よりも半導体チップ２の第１の辺２ｘ１に近
い位置に設けられている。
【００３３】なお、第２乃至第４のワイヤ群において
も、第１のワイヤ群と同様の構成になっており、半導体
チップ２の第２乃至第４のパッド群においても、半導体
チップ２の第１のパッド群と同様の構成になっており、
インターポーザ４の第２乃至第４のパッド群においても
インターポーザ４の第１のパッド群と同様の構成になっ
ている。
【００３４】樹脂封止体９及びインターポーザ４の平面
サイズはほぼ同一となっており、樹脂封止体９及びイン
ターポーザ４の側面は面一となっている。本実施形態の
ＢＧＡ型半導体装置１の製造においては、一括モールド
方式が採用されている。従って、ＢＧＡ型半導体装置１
は、後で詳細に説明するが、主面に複数のデバイス領域
（製品形成領域）を有する多面取りパネル（多数個取り
基板）を使用し、この多面取りパネルの各デバイス領域
に配置された半導体チップを一括して１つの樹脂封止体
（一括用樹脂封止体）で封止した後、この樹脂封止体と
共に多面取りパネルの複数のデバイス領域を個々に分割
することによって製造される。
【００３５】図６は、ＢＧＡ型半導体装置１の製造に使
用される多面取りパネルの概略構成を示す平面図であ
る。図６に示すように、多面取りパネル１５はその厚さ
方向と交差する平面形状が方形状になっており、本実施
形態では例えば長方形になっている。多面取りパネル１
５の主面（チップ搭載面）にはモールド領域（図示せ
ず）が設けられ、このモールド領域の中には複数のデバ
イス領域１６が設けられ、この各々のデバイス領域１６
の中にはチップ搭載領域１７が設けられている。各々の
チップ搭載領域１７には半導体チップ２が搭載され、モ
ールド領域には各々のチップ搭載領域１７に搭載された
複数の半導体チップ２を一括して封止する樹脂封止体が
形成される。各デバイス領域１６は、これらの境界を規
定する区画領域１８によって区画されている。また、各
デバイス領域１６の構造及び平面形状は図１及び図２に
示すインターポーザ４と同様になっている。
【００３６】次に、ＢＧＡ型半導体装置１の製造につい
て、図７乃至図１５を用いて説明する。図７は、ダイボ
ンディング工程を施した状態の平面図であり、図８は、
第１のワイヤボンディング工程を施した状態の平面図で
あり、図９は、図８の一部を拡大した平面図であり、図
１０は、第２のワイヤボンディング工程を施した状態の
平面図であり、図１１は、図１０の一部を拡大した平面
図であり、図１２は、モールド工程において、成型金型
に多面取りパネルを位置決めした状態の断面図であり、
図１３は、モールド工程において、成形金型のキャビテ
ィの内部を流れる樹脂の状態を示す平面図であり、図１
４は、モールド工程を施した後の平面図であり、図１５
は、切断工程を施した状態の平面図である。
【００３７】まず、半導体チップ２及び多面取りパネル
１５を準備する。次に、多面取りパネル１５の主面の各
チップ搭載領域１７に例えばエポキシ系の熱硬化性樹脂
からなる接着材７を塗布し、その後、各チップ搭載領域
１７に接着材７を介在して半導体チップ２を搭載し、そ
の後、熱処理を施して接着材７を硬化させて、図７に示
すように、各チップ搭載領域１７に半導体チップ２を接
着固定する。
【００３８】次に、図８及び図９に示すように、半導体
チップ２の複数の第１の電極パッド３ａと、デバイス形
成領域１６（インターポーザ４）の複数の第１の電極パ
ッド５ａとを複数の第１のボンディングワイヤ８ａで夫
々電気的に接続する。第１ボンディングワイヤ８ａの接
続は、半導体チップ２の第１の電極パッド３ａを第１ボ
ンディング点とし、インターポーザ４の第１の電極パッ
ド５ａを第２ボンディング点とするネイルヘッドボンデ
ィング法で行う。
【００３９】次に、図１０及び図１１に示すように、半
導体チップ２の複数の第２の電極パッド３ｂと、デバイ
ス形成領域１６（インターポーザ４）の複数の第２の電
極パッド５ｂとを複数の第２のボンディングワイヤ８ｂ
で夫々電気的に接続する。第２ボンディングワイヤ８ｂ
の接続は、半導体チップ２の第２の電極パッド３ｂを第
１ボンディング点とし、インターポーザ４の第２の電極
パッド５ｂを第２ボンディング点とするネイルヘッドボ
ンディング法で行う。半導体チップ２の第２の電極パッ
ド３ｂと第２のボンディングワイヤ８ｂの一端部８ｂ１
との接続は、半導体チップ２の第１の電極パッド３ａと
第１のボンディングワイヤ８ａの一端部８ａ１との接続
よりも半導体チップ２辺から離れた位置で行い、デバイ
ス形成領域（インターポーザ４）１６の第２の電極パッ
ド５ｂと第２のボンディングワイヤ８ｂの他端部８ｂ２
との接続は、デバイス形成領域１６の第１の電極パッド
５ａと第１のボンディングワイヤ８ａの他端部８ａ２と
の接続よりも半導体チップ２の辺から離れた位置で行
う。第２のボンディングワイヤ８ｂは、第１のボンディ
ングワイヤ８ａよりもループ高さを高くする。
【００４０】この工程において、第２のボンディングワ
イヤ８ｂの一端部８ｂ１は、第１のボンディングワイヤ
８ａの一端部８ａ１よりも半導体チップの第１の辺２ｘ
１から遠く離れた位置で接続され、第２のボンディング
ワイヤ８ｂの他端部８ｂ２は、第１のボンディングワイ
ヤ８ａの他端部８ａ２よりも半導体チップ２の第１の辺
２ｘ１から遠く離れた位置で接続される。したがって、
ボンディングワイヤ８の配列方向における第１のボンデ
ィングワイヤ８ａと第２のボンディングワイヤ８ｂとの
重なりがなくなる。
【００４１】また、第１のボンディングワイヤ８ａより
もループ高さが高い第２のボンディングワイヤ８ｂの接
続は、第１のボンディングワイヤ８ａを接続した後に行
っている。このように、第１のボンディングワイヤ８ａ
を接続した後、第１のボンディングワイヤ８ａよりもル
ープ高さが高い第２のボンディングワイヤ８ｂを接続す
ることにより、第１及び第２のボンディングワイヤ（８
ａ，８ｂ）を交互に接続する場合と比べてワイヤボンデ
ィングのセットアップが容易であるため、生産性が向上
する。なお、第２のボンディングワイヤ８ｂの長さは、
第１のボンディングワイヤ８ａの長さよりも長い。
【００４２】次に、図１２に示すように、成形金型３０
の上型３０ａと下型３０ｂとの間に多面取りパネル１５
を位置決めする。成形型３０は、これに限定されない
が、キャビティ３１、複数の樹脂注入ゲート３２、複数
のサブランナー、複数のメインランナー、複数のカル、
連結ランナー、複数のエアベント、複数のポット及びパ
ネル収納領域等を備えている。キャビティ３１、複数の
樹脂注入ゲート３２、複数のサブランナー、複数のメイ
ンランナー、複数のカル、連結ランナー及び複数のエア
ベントは上型３０Ａに設けられ、複数のポット及びパネ
ル収納領域は下型３０Ｂに設けられている。キャビティ
３１は上型３０ａの合わせ面から深さ方向に窪み、パネ
ル収納領域は下型３０ｂの合わせ面から深さ方向に窪ん
でいる。
【００４３】キャビティ３１及びパネル収納領域の平面
形状は、多面取りパネル１５の平面形状に対応して形成
されている。本実施形態において、多面取りパネル１５
の平面形状は長方形になっているので、これに対応して
キャビティ３１及びパネル収納領域の平面形状も長方形
になっている。キャビティ３１の平面サイズはモールド
領域の平面サイズとほぼ同様になっており、パネル収納
領域の平面サイズは多面取りパネル１５の平面サイズと
ほぼ同様になっている。多面取りパネル１５は下型３０
ｂのパネル収納領域に収納され、成形金型３０との位置
決めがなされる。成形金型３０に多面取りパネル１５を
位置決めした時、キャビティ３１は多面取りパネル１５
の主面上に配置される。
【００４４】次に、成形金型３０のポットから、カル、
メインランナー、サブランナー及び樹脂注入ゲート３２
を通してキャビティ３１の内部に例えばエポキシ系の熱
硬化性樹脂を注入して、多面取りパネル１５の主面に実
装された複数の半導体チップ２を一括して樹脂封止す
る。この工程により、図１４に示すように、多面取りパ
ネル１５の主面側のみに、複数の半導体チップ２を一括
して封止した樹脂封止体３３が形成される。
【００４５】この工程において、キャビティ３１の内部
の全域にわたって樹脂が均一に充填されるように、キャ
ビティ３１の一方の長辺に沿って複数の樹脂注入ゲート
３２が設けられているため、図１３に示すように、キャ
ビティ３１の内部に注入された樹脂３３ａは、キャビテ
ィ３１の一方の長辺側から反対側の他方の長辺側に向か
って流れる。従って、キャビティ３１の内部における樹
脂３３ａの巨視的な流れ方向３４は、キャビティ３１の
一方の長辺側から他方の長辺側に向かう方向となる。
【００４６】この工程において、ボンディングワイヤ８
の配列が樹脂３３ａの巨視的な流れ方向３４に沿うワイ
ヤ群（言い換えれば、樹脂３３ａの巨視的な流れ方向３
４と垂直方向に張られたワイヤ郡）ではボンディングワ
イヤ８のワイヤ流れが発生し易いが、隣り合うボンディ
ングワイヤにおいて、第２のボンディングワイヤ８ｂの
一端部８ｂ１は、第１のボンディングワイヤ８ａの一端
部８ａ１よりも半導体チップの第１の辺２ｘ１から遠く
離れた位置で接続され、第２のボンディングワイヤ８ｂ
の他端部８ｂ２は、第１のボンディングワイヤ８ａの他
端部８ａ２よりも半導体チップ２の第１の辺２ｘ１から
遠く離れた位置で接続されているため、隣り合うボンデ
ィングワイヤ同士の短絡を抑制できる。
【００４７】次に、多面取りパネル１５の裏面に配置さ
れた複数の電極パッド６の夫々の表面上にボール状の半
田バンプ１０を形成する。半田バンプ１０は、例えば、
ボール状の半田材をボール供給法で供給した後、熱処理
を施すことによって形成される。
【００４８】次に、複数の半導体チップ２を一括して封
止した樹脂封止体３３をダイシングシート２６に貼り付
け、その後、図１５に示すように、樹脂封止体３３と共
に多面取りパネル１５の複数のデバイス領域１６を個々
に分割する。これらの分割はダイシング装置で行う。こ
の工程により、図１及び図２に示す半導体装置１がほぼ
完成する。
【００４９】次に、半導体チップ２の製造について、図
１６乃至図１９を用いて説明する。図１６は、半導体ウ
エハの平面図であり、図１７は、図１６の一部を拡大し
た平面図であり、図１８は、図１７の一部を拡大した平
面図であり、図１９は、特性検査工程を説明するための
図である。
【００５０】まず、単結晶シリコンからなる半導体ウエ
ハ２０を準備し、その後、半導体ウエハ２０の主面に電
界効果型トタンジスタ等の半導体素子、配線層、絶縁膜
等を形成するウエハ前処理工程を施して、図１６に示す
ように、半導体ウエハ２０の主面に、集積回路として例
えば制御回路を有する複数のチップ形成領域２１を行列
状に形成する。複数のチップ形成領域２１の夫々は、こ
れらの境界を規定する区画領域２２によって区画され、
互いに離間された状態で配置されている。複数のチップ
形成領域２２の夫々は、半導体ウエハ２０主面に、主
に、半導体素子、多層配線層、電極パッド３、表面保護
膜及び開口等を形成することによって形成される。
【００５１】次に、プローブカードを用いて、プローブ
検査を行う。プローブ検査は、まず、半導体ウエハ２０
とプローブカードとの位置合わせを行った後、図１９に
示すように、半導体ウエハ２０のチップ形成領域２１の
複数の電極パッド３にプローブカードのプローブ針２５
の先端部２５ａを接触させる。次に、チップ形成領域２
１の回路の電気特性をプローブカードのプローブ針２５
と電気的に接続された検査機で測定する。この工程を各
チップ形成領域２１毎に行う。これにより、チップ形成
領域２１に対して、良品、不良品、動作周波数等の電気
的特性のグレードが判別される。
【００５２】この工程において、図１７及び図１８に示
すように、電極パッド３の接続面にプローブ針２５の接
触による傷、即ち接触跡部２６が形成される。この接触
跡部２６は電極パッド３とボンディングワイヤ８の一端
部との接合性を劣化させるため、ボンディングワイヤ８
の一端部が接続される領域に接触跡部２６が出来るだけ
形成されないようにする必要がある。
【００５３】本実施形態において、電極パッド３は、互
いに反対側に位置する２つの長辺が半導体チップ２の辺
から遠ざかる方向に沿って延在し、互いに反対側に位置
する２つの短辺が半導体チップ２の辺に沿って延在する
長方形の平面形状になっている。従って、電極パッド３
の長辺方向の長さを電極パッド３とボンディングワイヤ
８の一端部との接続領域の電極パッド３の長辺方向に沿
う長さの二倍以上にすることにより、第１のボンディン
グワイヤ８ａの一端部よりも半導体チップ２の辺から遠
く離れ、かつ第２のボンディングワイヤ８ｂの一端部よ
りも半導体チップ２の辺に近い位置に接触跡部２６を設
けることができるため、ボンディングワイヤ８の一端部
が接続される領域に接触跡部２６が形成されないように
することができる。また、プローブ針２５の先端部２５
ａを千鳥配列にすることなく、ボンディングワイヤ８の
一端部が接続される領域に接触跡部２６が形成されない
ようにすることができるため、既存のプローブカードを
使用してプローブ検査を行うことができる。
【００５４】次に、ダイシング装置で半導体ウエハ２０
の区画領域２２をダイシング装置でダイシングして、半
導体ウエハ２０を各チップ形成領域２１毎に分割する。
これにより、半導体チップ２が形成される。
【００５５】図２０は、半導体チップ２の電極パッド３
とボンディングワイヤ８の一端部との接続を千鳥状に行
った場合の接続部の位置を示す図であり、図２１は、半
導体チップ２の電極パッド３とボンディングワイヤ８の
一端部との接続を一直線状に行った場合の接続部の位置
を示す図である。
【００５６】図２０及び図２１に示すように、第１の電
極パッド３ａに接続された第１のボンディングワイヤ８
ａの一端部８ａ１と、第１の電極パッド３ａと隣り合う
第２の電極パッド３ｂに接続された第２のボンディング
ワイヤ８ｂの一端部８ｂ１との間の距離８ｐは、半導体
チップ２の電極パッド３とボンディングワイヤ８の一端
部との接続を千鳥状に行った場合の方が、半導体チップ
２の電極パッド３とボンディングワイヤ８の一端部との
接続を一直線状に行った場合よりも広くなる。電極パッ
ドの配列ピッチが同じ場合、図２１ではキャピラリの先
端分２８は隣のボンディングワイヤ３の一端部に接触し
ているが、図２２ではキャピラリの先端部２８は隣のボ
ンディングワイヤの一端部に接触していない。
【００５７】従って、電極パッド３の間隔を広くするこ
となく、ワイヤボンディング時のキャピラリ干渉による
ワイヤ変形を抑制できる。また、電極パッド３の配列ピ
ッチを広くすることなく、距離８ｐを広くできるため、
これに相当する分、電極パッド３の配列ピッチ３ｐを狭
くできる。この結果、半導体チップ２の平面サイズを小
さくできるので、ＢＧＡ型半導体装置１の小型化を図る
ことができる。
【００５８】（実施形態２）図２２は、本発明の実施形
態２であるＢＧＡ型半導体装置の概略構成を示す要部平
面図であり、図２３は、図２２の半導体チップの概略構
成を示す要部平面図である。図２２及び図２３に示すよ
うに、本実施形態２のＢＧＡ型半導体装置１ａは、基本
的に前述の実施形態１と同様の構成になっており、以下
の構成が異なっている。即ち、半導体チップ２の主面に
はその辺に沿って複数の電極パッド３が配置され、複数
の電極パッド３は、第１の電極パッド３ａと、この第１
の電極パッド３ａと隣り合い、かつ半導体チップ２の辺
からの距離が第１の電極パッド３ａよりも遠い第２の電
極パッド３ｂを交互に繰り返し配置した千鳥配列になっ
ている。電極パッド３の平面形状は例えば正方形になっ
ている。このような半導体チップ２を用いた場合におい
も、前述の実施形態１と同様の効果が得られる。なお、
本実施形態の場合、プローブ針２５の先端部２５ａを千
鳥状に配置する必要があるため、既存のプローブカード
の使用が困難になる。
【００５９】（実施形態３）図２４は、本発明の実施形
態３であるＢＧＡ型半導体装置の概略構成を示す要部平
面図であり、図２５は、図２４に対応する半導体装置の
概略構成を示す要部断面図である。図２４及び図２５に
示すように、本実施形態３のＢＧＡ型半導体装置１ｂ
は、基本的に前述の実施形態１と同様の構成になってい
るが、本例の場合、樹脂封止体９に封止される半導体チ
ップが積層構造になっている点が異なる。第１半導体チ
ップ２ａ上に接着層７を介して第２半導体チップ２ｂが
積層され、第１半導体チップ２ａの電極パッド３ａと第
２半導体チップ２ｂの電極パッド３ｂは実施形態１及び
２と同様に千鳥配置になっている。前記第２半導体チッ
プ２ｂは、樹脂封止体９の厚さを極力低減するために、
例えば0.1ｍｍ程度、またはそれ以下に薄型化されてい
る。この様に半導体チップを薄型化した場合、上側と下
側の半導体チップの電極パッドが近接するので、実施形
態１及び２と同様に電極パッドを配置すればワイヤ接触
を防止可能である。従って、薄型で電気的信頼度の高い
半導体パッケージを提供できる。
【００６０】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００６１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、隣り合うボンディ
ングワイヤ同士の短絡を抑制することができる。本発明
によれば、半導体装置の小型化をはかることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の内部構
造を示す平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】図１の一部を拡大した平面図である。
【図４】本実施形態１の半導体装置の内部構造を示す図
（（ａ）は図３のＢ−Ｂ線に沿う断面図，（ｂ）は図３
のＣ−Ｃ線に沿う断面図，（ｃ）は（ａ）及び（ｂ）を
重ねた状態の断面図）である。
【図５】図３の一部を拡大した平面図である。
【図６】本実施形態１の半導体装置の製造に使用される
多面取りパネルの概略構成を示す平面図である。
【図７】本実施形態１の半導体装置の製造において、チ
ップボンディング工程を施した状態の平面図である。
【図８】本実施形態１の半導体装置の製造において、第
１のワイヤボンディング工程を施した状態の平面図であ
る。
【図９】図８の一部を拡大した平面図である。
【図１０】本実施形態１の半導体装置の製造において、
第２のワイヤボンディング工程を施した状態の平面図で
ある。
【図１１】図１０の一部を拡大した平面図である。
【図１２】本実施形態１の半導体装置の製造におけるモ
ールド工程において、成型金型に多面取りパネルを位置
決めした状態の断面図である。
【図１３】本実施形態１の半導体装置の製造におけるモ
ールド工程において、成形金型のキャビティの内部を流
れる樹脂の状態を示す平面図である。
【図１４】本実施形態１の半導体装置の製造において、
モールド工程を施した状態の平面図である。
【図１５】本実施形態１の半導体装置の製造において、
切断工程を施した状態の平面図である。
【図１６】本実施形態１の半導体ウエハの平面図であ
る。
【図１７】図１６の一部を拡大した平面図である。
【図１８】図１７の一部を拡大した平面図である。
【図１９】本実施形態１の半導体装置の製造において、
特性検査工程を説明するための図である。
【図２０】半導体チップの電極パッドとボンディングワ
イヤの一端部との接続を千鳥状に行った場合の接続部の
位置を示す図であり、
【図２１】半導体チップの電極パッドとボンディングワ
イヤの一端部との接続を一直線状に行った場合の接続部
の位置を示す図である。
【図２２】本発明の実施形態２である半導体装置の概略
構成を示す要部平面図である。
【図２３】図２２の半導体チップの概略構成を示す要部
平面図である。
【図２４】本発明の実施形態３である半導体装置の内部
構造を示す一部平面図である。
【図２５】図２４に対応する要部断面図である。
【符号の説明】
１…半導体装置、２…半導体チップ、３…電極パッド、
４…インターポーザ（配線基板）、５…電極パッド（ワ
イヤ接続部）、６…電極パッド（バンプ接続部）、７…
接着材、８…ボンディングワイヤ、９…樹脂封止体、１
０…半田バンプ、１５…多面取りパネル、１６…製品形
成領域、１７…チップ搭載領域、１８…区画領域、２０
…半導体ウエハ、２１…チップ形成領域、２２…ダイシ
ング領域、２５…プローブ針、２５ａ…先端部、２６…
接触跡部、３０…成形金型、３０ａ…上型、３０ｂ…下
型、３１…キャビティ、３２…樹脂注入ゲート、３３ａ
…樹脂、３３…樹脂封止体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松澤 朝夫 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 西田 隆文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中島 靖之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 守田 俊章 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F044 AA02 AA14 AA20 HH01

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと、 主面に前記半導体チップが配置された配線基板と、 前記半導体チップの主面にその一辺に沿って配置された
    複数の電極パッドと、 前記配線基板の主面に前記半導体チップの一辺に沿って
    配置された複数の接続部と、 前記半導体チップの複数の電極パッドと前記配線基板の
    複数の接続部とを夫々電気的に接続する複数のワイヤ
    と、 前記半導体チップ及び前記複数のワイヤを封止する樹脂
    封止体とを有し、 前記複数のワイヤは、前記複数の電極パッドのうちの第
    １の電極パッドに一端部が接続され、前記複数の接続部
    のうちの第１の接続部に前記一端部とは反対側の他端部
    が接続された第１のワイヤと、前記複数の電極パッドの
    うちの前記第１の電極パッドと隣り合う第２の電極パッ
    ドに一端部が接続され、前記複数の接続部のうちの前記
    第１の接続部と隣り合う第２の接続部に前記一端部とは
    反対側の他端部が接続され、かつ前記第１のワイヤより
    もループ高さが高い第２のワイヤとを含み、 前記第２のワイヤの一端部は、前記第１のワイヤの一端
    部よりも前記半導体チップの一辺から遠く離れた位置で
    接続され、 前記第２のワイヤの他端部は、前記第１のワイヤの他端
    部よりも前記半導体チップの一辺から遠く離れた位置で
    接続されていることを特徴とする半導体装置。
  2. 【請求項２】請求項１に記載の半導体装置において、 前記複数の電極パッドは、互いに反対側に位置する２つ
    の長辺が前記半導体チップの一辺から遠ざかる方向に沿
    って延在する長方形の平面形状になっていることを特徴
    とする半導体装置。
  3. 【請求項３】請求項１に記載の半導体装置において、 前記複数の電極パッドは、前記第１の電極パッド及び第
    ２の電極パッドを交互に並列に繰り返し配置した直線配
    列になっていることを特徴とする半導体装置。
  4. 【請求項４】請求項１に記載の半導体装置において、 前記複数の電極パッドは、正方形の平面形状になってお
    り、 前記第２の電極パッドは、前記第１の電極パッドよりも
    前記半導体チップの一辺から遠く離れた位置に配置され
    ていることを特徴とする半導体装置。
  5. 【請求項５】請求項４に記載の半導体装置において、 前記複数の電極パッドは、前記第１の電極パッド及び前
    記第２の電極パッドを交互に繰り返し配置した千鳥配列
    になっていることを特徴とする半導体装置。
  6. 【請求項６】請求項１に記載の半導体装置において、 前記第２の接続部は、前記第１の接続部よりも前記半導
    体チップの一辺から遠く離れた位置に配置されているこ
    とを特徴とする半導体装置。
  7. 【請求項７】請求項６に記載の半導体装置において、 前記複数の接続部は、前記第１の接続部及び前記第２の
    接続部を交互に繰り返し配置した千鳥配列になっている
    ことを特徴とする半導体装置。
  8. 【請求項８】請求項１に記載の半導体装置において、 前記複数の電極パッドの配列ピッチは、前記複数の接続
    部の配列ピッチよりも狭いことを特徴とする半導体装
    置。
  9. 【請求項９】請求項１に記載の半導体装置において、 前記第１のワイヤは、前記第２のワイヤよりも短いこと
    を特徴とする半導体装置。
  10. 【請求項１０】請求項１に記載の半導体装置において、 前記複数のワイヤは、前記電極パッドを第１ボンディン
    グ点とし、前記接続部を第２ボンディング点とするネイ
    ルヘッドボンディング法によって接続されていることを
    特徴とする半導体装置。
  11. 【請求項１１】請求項１に記載の半導体装置において、 前記樹脂封止体は、トランスファモールディング法で形
    成されていることを特徴とする半導体装置。
  12. 【請求項１２】請求項１に記載の半導体装置において、 前記複数の電極パッドは、互いに反対側に位置する２つ
    の長辺が前記半導体チップの一辺から遠ざかる方向に沿
    って延在する長方形の平面形状になっており、 前記複数の電極パッドは、前記ワイヤが接続されるボン
    ディング面にプローブ針の接触跡部を有し、 前記接触跡部は、前記第１のワイヤの一端部よりも前記
    半導体チップの一辺から遠く離れ、かつ前記第２のワイ
    ヤの一端部よりも前記半導体チップの一辺に近い位置に
    設けられていることを特徴とする半導体装置。
  13. 【請求項１３】請求項１２に記載の半導体装置におい
    て、 前記複数の電極パッドの夫々の長辺の長さは、前記電極
    パッドと前記ワイヤの一端部との接続領域の前記電極パ
    ッドの長辺方向に沿う長さの二倍以上になっていること
    を特徴とする半導体装置。
  14. 【請求項１４】前記半導体チップと、 主面に前記半導体チップが配置された配線基板と、 前記半導体チップの主面にその一辺に沿って配置され、
    かつ互いに隣り合う第１及び第２の電極パッドと、 前記配線基板の主面に前記半導体チップの一辺に沿って
    配置され、かつ互いに隣り合う第１及び第２の接続部
    と、 前記半導体チップの第１の電極パッドに一端部が接続さ
    れ、前記配線基板の第１の接続部に他端部が接続された
    第１のワイヤと、 前記半導体チップの第２の電極パッドに一端部が接続さ
    れ、前記配線基板の第２の接続部に他端部が接続された
    第２のワイヤであって、前記第１のワイヤよりもループ
    高さが高い第２のワイヤと、 前記半導体チップ、前記第１及び第２のワイヤを封止す
    る樹脂封止体とを有し、 前記半導体チップの第２の電極パッドと前記第２のワイ
    ヤの一端部との接続位置は、前記半導体チップの第１の
    電極パッドと前記第１のワイヤの一端部との接続位置よ
    りも前記半導体チップの一辺から遠く離れており、 前記配線基板の第１の接続部と前記第１のワイヤの他端
    部との接続位置は、前記配線基板の第２の接続部と前記
    第２のワイヤの他端部との接続位置よりも前記半導体チ
    ップの一辺から遠く離れていることを特徴とする半導体
    装置。
  15. 【請求項１５】請求項１４に記載の半導体装置におい
    て、 前記第１及び第２の電極パッドは、互いに反対側に位置
    する２つの長辺が前記半導体チップの一辺から遠ざかる
    方向に沿って延在する長方形の平面形状になっているこ
    とを特徴とする半導体装置。
  16. 【請求項１６】請求項１４に記載の半導体装置におい
    て、 前記第１及び第２の電極パッドは、正方形の平面形状に
    なっており、 前記第２の電極パッドは、前記第１の電極パッドよりも
    前記半導体チップの一辺から遠く離れた位置に配置され
    ていることを特徴とする半導体装置。
  17. 【請求項１７】請求項１５記載の半導体装置において、 前記第２の接続部は、前記第１の接続部よりも前記半導
    体チップの一辺から遠く離れた位置に配置されているこ
    とを特徴とする半導体装置。
  18. 【請求項１８】主面にその主面の一辺に沿って配置され
    た複数の電極パッドを有する半導体チップを準備すると
    共に、前記半導体チップが搭載されるチップ搭載領域
    と、前記チップ搭載領域の外側に前記半導体チップの一
    辺に沿って配置された複数の接続部とを有する配線基板
    を準備する組み立て部品準備工程と、 前記配線基板のチップ搭載領域に前記半導体チップを搭
    載するダイボンド工程と、 前記半導体チップの複数の電極パッドと前記配線基板の
    複数の接続部とを複数のワイヤで夫々電気的に接続する
    ワイヤボンディング工程と、 前記半導体チップ、及び前記複数のワイヤを樹脂で封止
    するモールド工程とを有する半導体装置の製造方法であ
    って、 前記複数のワイヤは、前記複数の電極パッドのうちの第
    １の電極パッドに一端部が接続され、前記複数の接続部
    のうちの第１の接続部に前記一端部とは反対側の他端部
    が接続される第１のワイヤと、前記複数の電極パッドの
    うちの前記第１の電極パッドと隣り合う第２の電極パッ
    ドに一端部が接続され、前記複数の接続部のうちの前記
    第１の接続部と隣り合う第２の接続部に前記一端部とは
    反対側の他端側が接続され、かつ前記第１のワイヤより
    もループ高さが高い第２のワイヤとを含み、 前記第２のワイヤの一端部の接続は、前記第１のワイヤ
    の一端部の接続よりも前記半導体チップの一辺から遠く
    離れた位置で行い、 前記第２のワイヤの他端部の接続は、前記第１のワイヤ
    の他端部の接続よりも前記半導体チップの一辺から遠く
    離れた位置で行うことを特徴とする半導体装置の製造方
    法。
  19. 【請求項１９】請求項１８に記載の半導体装置の製造方
    法において、 前記ワイヤボンディング工程は、前記第１のワイヤの接
    続を前記第２のワイヤの接続よりも先に行うことを特徴
    とする半導体装置の製造方法。
  20. 【請求項２０】請求項１８に記載の半導体装置の製造方
    法において、 前記複数の電極パッドは、互いに反対側に位置する２つ
    の長辺が前記半導体チップの一辺から遠ざかる方向に沿
    って延在する長方形の平面形状になっていることを特徴
    とする半導体装置の製造方法。
  21. 【請求項２１】請求項２０に記載の半導体装置の製造方
    法において、 前記複数の電極パッドは、前記第１の電極パッド及び第
    ２の電極パッドを交互に並列に繰り返し配置した直線配
    列になっていることを特徴とする半導体装置の製造方
    法。
  22. 【請求項２２】請求項１８に記載の半導体装置の製造方
    法において、 前記複数の電極パッドは、正方形の平面形状になってお
    り、 前記第２の電極パッドは、前記第１の電極パッドよりも
    前記半導体チップの一辺から遠く離れた位置に配置され
    ていることを特徴とする半導体装置の製造方法。
  23. 【請求項２３】請求項２２に記載の半導体装置の製造方
    法において、 前記複数の電極パッドは、前記第１の電極パッド及び前
    記第２の電極パッドを交互に繰り返し配置した千鳥配列
    になっていることを特徴とする半導体装置の製造方法。
  24. 【請求項２４】請求項１８に記載の半導体装置の製造方
    法において、 前記第２の接続部は、前記第１の接続部よりも前記半導
    体チップの一辺から遠く離れた位置に配置されているこ
    とを特徴とする半導体装置の製造方法。
  25. 【請求項２５】請求項２４に記載の半導体装置の製造方
    法において、 前記複数の接続部は、前記第１の接続部及び前記第２の
    接続部を交互に繰り返し配置した千鳥配列になっている
    ことを特徴とする半導体装置。
  26. 【請求項２６】請求項１８に記載の半導体装置の製造方
    法において、 前記複数の電極パッドの配列ピッチは、前記複数の接続
    部の配列ピッチよりも狭いことを特徴とする半導体装置
    の製造方法。
  27. 【請求項２７】請求項１８に記載の半導体装置の製造方
    法において、 前記第１のワイヤは、前記第２のワイヤよりも短いこと
    を特徴とする半導体装置の製造方法。
  28. 【請求項２８】請求項１８に記載の半導体装置の製造方
    法において、 前記ワイヤボンディング工程は、前記電極パッドを第１
    ボンディング点とし、前記接続部を第２ボンディング点
    とするネイルヘッドボンディング法で行うことを特徴と
    する半導体装置の製造方法。
  29. 【請求項２９】請求項１８に記載の半導体装置の製造方
    法において、 前記モールド工程は、トランスファモールディング法で
    行うことを特徴とする半導体装置の製造方法。
JP2002146321A 2002-05-21 2002-05-21 半導体装置及びその製造方法 Pending JP2003338519A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002146321A JP2003338519A (ja) 2002-05-21 2002-05-21 半導体装置及びその製造方法
TW92112447A TWI297184B (en) 2002-05-21 2003-05-07 A semiconductor device and a method of manufacturing the same
US10/430,279 US6900551B2 (en) 2002-05-21 2003-05-07 Semiconductor device with alternate bonding wire arrangement
KR1020030030463A KR20040014167A (ko) 2002-05-21 2003-05-14 반도체장치 및 그 제조방법
CNB031237061A CN100481414C (zh) 2002-05-21 2003-05-20 半导体器件及其制造方法
US11/035,999 US20050121805A1 (en) 2002-05-21 2005-01-18 Semiconductor device and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002146321A JP2003338519A (ja) 2002-05-21 2002-05-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2003338519A true JP2003338519A (ja) 2003-11-28
JP2003338519A5 JP2003338519A5 (ja) 2005-09-29

Family

ID=29545121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002146321A Pending JP2003338519A (ja) 2002-05-21 2002-05-21 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US6900551B2 (ja)
JP (1) JP2003338519A (ja)
KR (1) KR20040014167A (ja)
CN (1) CN100481414C (ja)
TW (1) TWI297184B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603932B1 (ko) 2005-01-31 2006-07-24 삼성전자주식회사 칩-온-보오드 기판을 갖는 반도체 장치
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2007109917A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2011155292A (ja) * 2011-04-01 2011-08-11 Renesas Electronics Corp 半導体装置の製造方法
JP2012195459A (ja) * 2011-03-16 2012-10-11 Sharp Corp ワイヤーボンディング方法、及び、半導体装置
US8525306B2 (en) 2010-07-21 2013-09-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN104765169A (zh) * 2015-02-04 2015-07-08 深圳市华星光电技术有限公司 一种阵列基板的检测线路及阵列基板
WO2017145256A1 (ja) * 2016-02-23 2017-08-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11616033B2 (en) 2021-02-03 2023-03-28 Kioxia Corporation Semiconductor device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166794A (ja) 2003-12-01 2005-06-23 Ricoh Co Ltd 部品パッケージとプリント配線基板および電子機器
JP3707487B2 (ja) * 2003-12-12 2005-10-19 セイコーエプソン株式会社 半導体装置及び電子デバイス並びにそれらの製造方法
CN100419982C (zh) * 2004-05-31 2008-09-17 松下电器产业株式会社 半导体装置
WO2006090196A1 (en) * 2005-02-23 2006-08-31 Infineon Technologies Ag Rectangular bond pad and method of wire bonding the same with an elongated ball bond
JP3988777B2 (ja) * 2005-07-29 2007-10-10 オムロン株式会社 表面実装用の半導体パッケージおよびその製造方法
DE102006015222B4 (de) * 2006-03-30 2018-01-04 Robert Bosch Gmbh QFN-Gehäuse mit optimierter Anschlussflächengeometrie
JP4942020B2 (ja) * 2006-05-12 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US7777353B2 (en) * 2006-08-15 2010-08-17 Yamaha Corporation Semiconductor device and wire bonding method therefor
JP5048685B2 (ja) * 2006-12-29 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
TWI333689B (en) * 2007-02-13 2010-11-21 Advanced Semiconductor Eng Semiconductor package
US8922028B2 (en) * 2007-02-13 2014-12-30 Advanced Semiconductor Engineering, Inc. Semiconductor package
US8227917B2 (en) * 2007-10-08 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad design for fine pitch wire bonding
US20090108436A1 (en) * 2007-10-31 2009-04-30 Toshio Fujii Semiconductor package
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5518381B2 (ja) * 2008-07-10 2014-06-11 株式会社半導体エネルギー研究所 カラーセンサ及び当該カラーセンサを具備する電子機器
JP5656644B2 (ja) * 2008-12-19 2015-01-21 株式会社アドバンテスト 半導体装置、半導体装置の製造方法およびスイッチ回路
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
JP2011003764A (ja) * 2009-06-19 2011-01-06 Renesas Electronics Corp 半導体装置及びその製造方法
CN102280425B (zh) * 2010-06-11 2014-05-28 卡西欧计算机株式会社 具备键合引线的半导体器件及其制造方法
CN102456812B (zh) * 2010-10-28 2015-08-12 展晶科技(深圳)有限公司 发光二极管封装结构
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US20160307873A1 (en) * 2015-04-16 2016-10-20 Mediatek Inc. Bonding pad arrangment design for semiconductor package
JP6304700B2 (ja) * 2016-09-26 2018-04-04 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018107296A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108574158B (zh) * 2017-03-14 2020-10-09 群创光电股份有限公司 显示装置及其制造方法
JP6768569B2 (ja) * 2017-03-21 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287637A (ja) * 1988-09-26 1990-03-28 Nec Corp 半導体集積回路装置の製造方法
JPH11121526A (ja) * 1997-10-20 1999-04-30 Fujitsu Ltd 半導体素子の実装構造
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3723232B2 (ja) * 1992-03-10 2005-12-07 シリコン システムズ インコーポレーテッド プローブ針調整ツール及びプローブ針調整法
JPH0634983A (ja) 1992-07-17 1994-02-10 Sharp Corp 貼合わせ装置
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6157085A (en) * 1998-04-07 2000-12-05 Citizen Watch Co., Ltd. Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6348742B1 (en) * 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
JP3718360B2 (ja) * 1999-02-09 2005-11-24 ローム株式会社 半導体装置
JP3437477B2 (ja) * 1999-02-10 2003-08-18 シャープ株式会社 配線基板および半導体装置
US6251694B1 (en) * 1999-05-26 2001-06-26 United Microelectronics Corp. Method of testing and packaging a semiconductor chip
US6285077B1 (en) * 1999-08-19 2001-09-04 Lsi Logic Corporation Multiple layer tape ball grid array package
JP2001144214A (ja) 1999-11-17 2001-05-25 Canon Inc 半導体装置およびその接合構造
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6429532B1 (en) * 2000-05-09 2002-08-06 United Microelectronics Corp. Pad design
US6541844B2 (en) * 2000-07-17 2003-04-01 Rohm Co., Ltd. Semiconductor device having substrate with die-bonding area and wire-bonding areas
JP2002043356A (ja) * 2000-07-31 2002-02-08 Nec Corp 半導体ウェーハ、半導体装置及びその製造方法
US6539341B1 (en) * 2000-11-06 2003-03-25 3Com Corporation Method and apparatus for log information management and reporting
US6538336B1 (en) * 2000-11-14 2003-03-25 Rambus Inc. Wirebond assembly for high-speed integrated circuits
US6417576B1 (en) * 2001-06-18 2002-07-09 Amkor Technology, Inc. Method and apparatus for attaching multiple metal components to integrated circuit modules
SG117395A1 (en) * 2001-08-29 2005-12-29 Micron Technology Inc Wire bonded microelectronic device assemblies and methods of manufacturing same
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
TW510034B (en) * 2001-11-15 2002-11-11 Siliconware Precision Industries Co Ltd Ball grid array semiconductor package
US6621140B1 (en) * 2002-02-25 2003-09-16 Rf Micro Devices, Inc. Leadframe inductors
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
TW531776B (en) * 2002-03-21 2003-05-11 Nanya Technology Corp Metal pad structure suitable for connection pad and inspection pad

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0287637A (ja) * 1988-09-26 1990-03-28 Nec Corp 半導体集積回路装置の製造方法
JPH11121526A (ja) * 1997-10-20 1999-04-30 Fujitsu Ltd 半導体素子の実装構造
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603932B1 (ko) 2005-01-31 2006-07-24 삼성전자주식회사 칩-온-보오드 기판을 갖는 반도체 장치
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2007109917A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US8508055B2 (en) 2005-10-14 2013-08-13 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8525306B2 (en) 2010-07-21 2013-09-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8710637B2 (en) 2010-07-21 2014-04-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2012195459A (ja) * 2011-03-16 2012-10-11 Sharp Corp ワイヤーボンディング方法、及び、半導体装置
JP2011155292A (ja) * 2011-04-01 2011-08-11 Renesas Electronics Corp 半導体装置の製造方法
CN104765169A (zh) * 2015-02-04 2015-07-08 深圳市华星光电技术有限公司 一种阵列基板的检测线路及阵列基板
CN104765169B (zh) * 2015-02-04 2018-01-05 深圳市华星光电技术有限公司 一种阵列基板的检测线路及阵列基板
WO2017145256A1 (ja) * 2016-02-23 2017-08-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2017145256A1 (ja) * 2016-02-23 2018-10-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20180118604A (ko) * 2016-02-23 2018-10-31 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
EP3422393A4 (en) * 2016-02-23 2020-02-05 Renesas Electronics Corporation SEMICONDUCTOR COMPONENT AND PRODUCTION METHOD THEREFOR
US10777507B2 (en) 2016-02-23 2020-09-15 Renesas Electronics Corporation Semiconductor device including a pad and a wiring line arranged for bringing a probe into contact with the pad and method of manufacturing the same
US10818601B1 (en) 2016-02-23 2020-10-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
KR102482774B1 (ko) * 2016-02-23 2023-01-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US11616033B2 (en) 2021-02-03 2023-03-28 Kioxia Corporation Semiconductor device

Also Published As

Publication number Publication date
CN1459855A (zh) 2003-12-03
CN100481414C (zh) 2009-04-22
TWI297184B (en) 2008-05-21
US20050121805A1 (en) 2005-06-09
TW200405491A (en) 2004-04-01
US6900551B2 (en) 2005-05-31
US20030218245A1 (en) 2003-11-27
KR20040014167A (ko) 2004-02-14

Similar Documents

Publication Publication Date Title
JP2003338519A (ja) 半導体装置及びその製造方法
US7327020B2 (en) Multi-chip package including at least one semiconductor device enclosed therein
US8383456B2 (en) Semiconductor device and manufacturing method therefor
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US20090017583A1 (en) Double encapsulated semiconductor package and manufacturing method thereof
KR20050052356A (ko) 반도체장치 및 그 제조방법
US20110074037A1 (en) Semiconductor device
KR20050119414A (ko) 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
US6930380B2 (en) Semiconductor device
US20060284298A1 (en) Chip stack package having same length bonding leads
US9177941B2 (en) Semiconductor device with stacked semiconductor chips
US20090189297A1 (en) Semiconductor device
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
JP3881189B2 (ja) 半導体装置の製造方法
JP3968321B2 (ja) 半導体装置およびその製造方法
JP2003051511A (ja) 半導体装置及びその製造方法
US11694950B2 (en) Semiconductor package
US20060231960A1 (en) Non-cavity semiconductor packages
JP2007095964A (ja) 半導体装置の製造方法
KR20070079654A (ko) 플립 칩 본딩용 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지 제조 방법
JP2002280402A (ja) 半導体装置及びその製造方法
KR20230016089A (ko) 반도체 패키지
KR20080062584A (ko) 적층 반도체 패키지 및 그의 제조 방법
JP2008004650A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050427

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050427

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060619

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060907

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20061024

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20061117