JP3707487B2 - 半導体装置及び電子デバイス並びにそれらの製造方法 - Google Patents
半導体装置及び電子デバイス並びにそれらの製造方法 Download PDFInfo
- Publication number
- JP3707487B2 JP3707487B2 JP2003414829A JP2003414829A JP3707487B2 JP 3707487 B2 JP3707487 B2 JP 3707487B2 JP 2003414829 A JP2003414829 A JP 2003414829A JP 2003414829 A JP2003414829 A JP 2003414829A JP 3707487 B2 JP3707487 B2 JP 3707487B2
- Authority
- JP
- Japan
- Prior art keywords
- lands
- straight line
- semiconductor device
- straight lines
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
複数の電極を有し、前記電極が前記ランドと対向するように前記基板に搭載されてなる半導体チップと、
を有し、
前記複数のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記配線パターンは、前記複数のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる複数の配線を含み、
前記複数の電極は、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記複数のランドと前記複数の電極とは、それぞれ、長手方向が交差するようにオーバーラップして電気的に接続されてなる。本発明によれば、ランドと電極とは、長手方向が交差するようにオーバーラップする。ランドの長手方向と電極の長手方向とを交差させることで、基板に半導体チップを搭載した後に両者に位置ずれが発生した場合でも、ランドと電極とが対向した状態を維持することができる。そのため、ランドと電極との電気的な接続が安定した、信頼性の高い半導体装置を提供することができる。
(2)この半導体装置において、
前記複数の電極は、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されていてもよい。
(3)この半導体装置において、
前記第3の直線は、前記第2の直線に直交する方向に延びてもよい。
(4)この半導体装置において、
前記第3の直線は、前記第2の直線に対して斜めに延びてもよい。
(5)この半導体装置において、
隣り合う2つの前記第3の直線は平行に延びていてもよい。
(6)この半導体装置において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称であってもよい。
(7)この半導体装置において、
前記複数のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されていてもよい。
(8)この半導体装置において、
同一の前記第4のグループの前記ランドからそれぞれ引き出される1グループの前記配線は、前記同一の第4のグループの前記ランドの、前記第1の直線に沿った両側のうち同じ側から引き出されていてもよい。
(9)この半導体装置において、
前記同一の第4のグループの前記ランドは、前記第1の直線に沿った両側のうち同じ側に異なる長さで突出し、その突出長さが、いずれかの前記第4の直線に沿った配列順に長くなるように形成されていてもよい。
(10)この半導体装置において、
前記同一の第4のグループの前記ランドからそれぞれ引き出される前記1グループの配線は、いずれか1つの第1の前記ランドに接続された1つの前記配線の、前記第1のランドの突出する方向の隣に、前記第1のランドの次に突出長さの長い1つの第2の前記ランドに接続された1つの前記配線が配置されていてもよい。
(11)本発明に係る電子デバイスは、複数の第1のランドを含む第1の配線パターンを有する第1の基板と、
複数の第2のランドを含む第2の配線パターンを有する第2の基板と、
を有し、
前記複数の第1のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記第1の配線パターンは、前記複数の第1のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる第1の配線を含み、
前記複数の第2のランドは、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記第2の配線パターンは、前記複数の第2のランドから引き出されて前記第2の直線と交差する方向にそれぞれ延びる第2の配線を含み、
前記複数の第1のランドと前記複数の第2のランドとは、それぞれ、長手方向が交差するように対向して電気的に接続されてなる。本発明によれば、第1のランドと第2のランドとは、長手方向が交差するようにオーバーラップする。第1のランドの長手方向と第2のランドの長手方向とを交差させることで、第1及び第2のランドが対向した状態を維持することができる。そのため、第1および第2のランドの電気的な接続が安定した、信頼性の高い電子デバイスを提供することができる。
(12)この電子デバイスにおいて、
前記複数の第2のランドは、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されていてもよい。
(13)この電子デバイスにおいて、
前記第3の直線は、前記第2の直線に対して斜めに延びてもよい。
(14)この電子デバイスにおいて、
隣り合う2つの前記第3の直線は平行に延びていてもよい。
(15)この電子デバイスにおいて、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称であってもよい。
(16)この電子デバイスにおいて、
前記複数の第1のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されていてもよい。
(17)この電子デバイスにおいて、
同一の前記第4のグループの前記第1のランドからそれぞれ引き出される1グループの前記第1の配線は、前記同一の第4のグループの前記第1のランドの、前記第1の直線に沿った両側のうち同じ側から引き出されていてもよい。
(18)本発明に係る半導体装置の製造方法は、複数のランドを含む配線パターンを有する基板に、複数の電極を有する半導体チップを、前記電極が前記ランドと対向するように搭載して、前記電極と前記ランドとを電気的に接続させることを含み、
前記複数のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記配線パターンは、前記複数のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる複数の配線を含み、
前記複数の電極は、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記複数のランドと前記複数の電極とを、それぞれ、長手方向が交差するようにオーバーラップさせる。本発明によれば、ランドと電極とを、長手方向が交差するようにオーバーラップさせる。ランドの長手方向と電極の長手方向とを交差させることで、基板と半導体チップとの位置合わせが厳密になされていない場合であっても、電極を目的のランドに接触させることができる。このことから、厳密な位置合わせを行うことなく半導体装置を製造することができ、信頼性の高い半導体装置を効率よく製造することができる。
(19)この半導体装置の製造方法において、
前記複数の電極は、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されていてもよい。
(20)この半導体装置の製造方法において、
前記第3の直線は、前記第2の直線に直交する方向に延びてもよい。
(21)この半導体装置の製造方法において、
前記第3の直線は、前記第2の直線に対して斜めに延びてもよい。
(22)この半導体装置の製造方法において、
隣り合う2つの前記第3の直線は平行に延びていてもよい。
(23)この半導体装置の製造方法において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称であってもよい。
(24)この半導体装置の製造方法において、
前記複数のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されていてもよい。
(25)この半導体装置の製造方法において、
同一の前記第4のグループの前記ランドからそれぞれ引き出される1グループの前記配線は、前記同一の第4のグループの前記ランドの、前記第1の直線に沿った両側のうち同じ側から引き出されていてもよい。
(26)この半導体装置の製造方法において、
前記同一の第4のグループの前記ランドは、前記第1の直線に沿った両側のうち同じ側に異なる長さで突出し、その突出長さが、いずれかの前記第4の直線に沿った配列順に長くなるように形成されていてもよい。
(27)この半導体装置の製造方法において、
前記同一の第4のグループの前記ランドからそれぞれ引き出される前記1グループの配線は、いずれか1つの第1の前記ランドに接続された1つの前記配線の、前記第1のランドの突出する方向の隣に、前記第1のランドの次に突出長さの長い1つの第2の前記ランドに接続された1つの前記配線が配置されていてもよい。
(28)本発明に係る電子デバイスの製造方法は、第1の基板に設けられた第1の配線パターンの複数の第1のランドと、第2の基板に設けられた第2の配線パターンの複数の第2のランドとを対向させて電気的に接続することを含み、
前記複数の第1のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記第1の配線パターンは、前記複数の第1のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる第1の配線を含み、
前記複数の第2のランドは、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記第2の配線パターンは、前記複数の第2のランドから引き出されて前記第2の直線と交差する方向にそれぞれ延びる第2の配線を含み、
前記複数の第1のランドと前記複数の第2のランドとを、それぞれ長手方向が交差するようにオーバーラップさせる。本発明によれば、第1のランドと第2のランドとを、長手方向が交差するようにオーバーラップさせる。第1のランドの長手方向と第2のランドの長手方向とを交差させることで、第1の基板と第2の基板との位置合わせが厳密になされていない場合であっても、目的のランド同士を接触させることができる。このことから、厳密な位置合わせを行うことなく電子デバイスを製造することができ、信頼性の高い電子デバイスを効率よく製造することができる。
(29)この電子デバイスの製造方法において、
前記複数の第2のランドは、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されていてもよい。
(30)この電子デバイスの製造方法において、
前記第3の直線は、前記第2の直線に対して斜めに延びてもよい。
(31)この電子デバイスの製造方法において、
隣り合う2つの前記第3の直線は平行に延びていてもよい。
(32)この電子デバイスの製造方法において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称であってもよい。
(33)この電子デバイスの製造方法において、
前記複数の第1のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されていてもよい。
(34)この電子デバイスの製造方法において、
同一の前記第4のグループの前記第1のランドからそれぞれ引き出される1グループの前記第1の配線は、前記同一の第4のグループの前記第1のランドの、前記第1の直線に沿った両側のうち同じ側から引き出されていてもよい。
図1〜図3(B)は、本発明を適用した実施の形態に係る半導体装置を説明するための図である。なお、図1は、本発明を適用した実施の形態に係る半導体装置1の概略図である。そして、図2は、半導体装置1を、基板10と半導体チップ30とに分離した図である。また、図3(A)及び図3(B)は、半導体装置1の一部拡大図である。ただし、図3(A)では、ランド22と電極32との接続状態を説明するため、基板10と半導体チップ30とを省略してある。また、図3(B)は、図3(A)のIIIB−IIIB線断面図である。
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。以下、本発明を適用した実施の形態に係る半導体装置の変形例について説明する。なお、以下の変形例でも、既に説明した内容を可能な限り適用するものとする。
図17〜図19は、本発明を適用した実施の形態に係る電子デバイスについて説明するための図である。なお、以下に説明する電子デバイスに関しても、既に説明した内容を可能な限り適用するものとする。
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。以下、本発明を適用した実施の形態に係る半導体装置の変形例について説明する。なお、以下の変形例でも、既に説明した内容を可能な限り適用するものとする。
Claims (26)
- 複数のランドを含む配線パターンを有する基板と、
複数の電極を有し、前記電極が前記ランドと対向するように前記基板に搭載されてなる半導体チップと、
を有し、
前記複数のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記配線パターンは、前記複数のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる複数の配線を含み、
前記複数の電極は、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように、かつ、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記複数のランドは、また、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されてなり、
同一の前記第4のグループの前記ランドは、前記第1の直線に沿った方向に、同じ長さに拡がってなり、
前記複数のランドと前記複数の電極とは、それぞれ、長手方向が交差するようにオーバーラップして電気的に接続されてなる半導体装置。 - 請求項1記載の半導体装置において、
前記第3の直線は、前記第2の直線に直交する方向に延びる半導体装置。 - 請求項1記載の半導体装置において、
前記第3の直線は、前記第2の直線に対して斜めに延びる半導体装置。 - 請求項3記載の半導体装置において、
隣り合う2つの前記第3の直線は平行に延びる半導体装置。 - 請求項3記載の半導体装置において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称である半導体装置。 - 請求項1から請求項5のいずれかに記載の半導体装置において、
同一の前記第4のグループの前記ランドからそれぞれ引き出される1グループの前記配線は、前記同一の第4のグループの前記ランドの、前記第1の直線に沿った両側のうち同じ側から引き出されてなる半導体装置。 - 複数の第1のランドを含む第1の配線パターンを有する第1の基板と、
複数の第2のランドを含む第2の配線パターンを有する第2の基板と、
を有し、
前記複数の第1のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記第1の配線パターンは、前記複数の第1のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる第1の配線を含み、
前記複数の第2のランドは、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記第2の配線パターンは、前記複数の第2のランドから引き出されて前記第2の直線と交差する方向にそれぞれ延びる第2の配線を含み、
前記複数の第1のランドと前記複数の第2のランドとは、それぞれ、長手方向が交差するように対向して電気的に接続されてなる電子デバイス。 - 請求項7記載の電子デバイスにおいて、
前記複数の第2のランドは、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されてなる電子デバイス。 - 請求項8記載の電子デバイスにおいて、
前記第3の直線は、前記第2の直線に対して斜めに延びる電子デバイス。 - 請求項9記載の電子デバイスにおいて、
隣り合う2つの前記第3の直線は平行に延びる電子デバイス。 - 請求項9記載の電子デバイスにおいて、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称である電子デバイス。 - 請求項8から請求項11のいずれかに記載の電子デバイスにおいて、
前記複数の第1のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されてなる電子デバイス。 - 請求項12記載の電子デバイスにおいて、
同一の前記第4のグループの前記第1のランドからそれぞれ引き出される1グループの前記第1の配線は、前記同一の第4のグループの前記第1のランドの、前記第1の直線に沿った両側のうち同じ側から引き出されてなる電子デバイス。 - 複数のランドを含む配線パターンを有する基板に、複数の電極を有する半導体チップを、前記電極が前記ランドと対向するように搭載して、前記電極と前記ランドとを電気的に接続させることを含み、
前記複数のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記配線パターンは、前記複数のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる複数の配線を含み、
前記複数の電極は、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように、かつ、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った第3のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記複数のランドは、また、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されてなり、
同一の前記第4のグループの前記ランドは、前記第1の直線に沿った方向に、同じ長さに拡がってなり、
前記複数のランドと前記複数の電極とを、それぞれ、長手方向が交差するようにオーバーラップさせる半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記第3の直線は、前記第2の直線に直交する方向に延びる半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記第3の直線は、前記第2の直線に対して斜めに延びる半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
隣り合う2つの前記第3の直線は平行に延びる半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称である半導体装置の製造方法。 - 請求項14から請求項18のいずれかに記載の半導体装置の製造方法において、
同一の前記第4のグループの前記ランドからそれぞれ引き出される1グループの前記配線は、前記同一の第4のグループの前記ランドの、前記第1の直線に沿った両側のうち同じ側から引き出されてなる半導体装置の製造方法。 - 第1の基板に設けられた第1の配線パターンの複数の第1のランドと、第2の基板に設けられた第2の配線パターンの複数の第2のランドとを対向させて電気的に接続することを含み、
前記複数の第1のランドは、複数の平行な第1の直線にそれぞれ沿った複数の第1のグループに分けられるように配列されて、前記第1の直線に沿った方向に拡がった外形をなし、
前記第1の配線パターンは、前記複数の第1のランドから引き出されて前記第1の直線と交差する方向にそれぞれ延びる第1の配線を含み、
前記複数の第2のランドは、複数の平行な第2の直線にそれぞれ沿った複数の第2のグループに分けられるように配列されて、前記第2の直線に交差する方向に拡がった外形をなし、
前記第2の配線パターンは、前記複数の第2のランドから引き出されて前記第2の直線と交差する方向にそれぞれ延びる第2の配線を含み、
前記複数の第1のランドと前記複数の第2のランドとを、それぞれ長手方向が交差するようにオーバーラップさせる電子デバイスの製造方法。 - 請求項20記載の電子デバイスの製造方法において、
前記複数の第2のランドは、前記第2の直線に交差する方向に延びる複数の第3の直線にそれぞれ沿った複数の第3のグループに分けられるように配列されてなる電子デバイスの製造方法。 - 請求項21記載の電子デバイスの製造方法において、
前記第3の直線は、前記第2の直線に対して斜めに延びる電子デバイスの製造方法。 - 請求項22記載の電子デバイスの製造方法において、
隣り合う2つの前記第3の直線は平行に延びる電子デバイスの製造方法。 - 請求項22記載の電子デバイスの製造方法において、
隣り合う2つの前記第3の直線は、前記第2の直線の垂線を対称軸とする線対称である電子デバイスの製造方法。 - 請求項21から請求項24のいずれかに記載の電子デバイスの製造方法において、
前記複数の第1のランドは、前記第1の直線に交差する方向に延びる複数の第4の直線にそれぞれ沿った複数の第4のグループに分けられるように配列されてなる電子デバイスの製造方法。 - 請求項25記載の電子デバイスの製造方法において、
同一の前記第4のグループの前記第1のランドからそれぞれ引き出される1グループの前記第1の配線は、前記同一の第4のグループの前記第1のランドの、前記第1の直線に沿った両側のうち同じ側から引き出されてなる電子デバイスの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003414829A JP3707487B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体装置及び電子デバイス並びにそれらの製造方法 |
CNB2004100982567A CN100345291C (zh) | 2003-12-12 | 2004-12-01 | 半导体装置和电子器件及其制造方法 |
US11/009,988 US20050127522A1 (en) | 2003-12-12 | 2004-12-10 | Semiconductor device and electronic device, as well as method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003414829A JP3707487B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体装置及び電子デバイス並びにそれらの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005175266A JP2005175266A (ja) | 2005-06-30 |
JP3707487B2 true JP3707487B2 (ja) | 2005-10-19 |
Family
ID=34650546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003414829A Expired - Fee Related JP3707487B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体装置及び電子デバイス並びにそれらの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20050127522A1 (ja) |
JP (1) | JP3707487B2 (ja) |
CN (1) | CN100345291C (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101293571B1 (ko) * | 2005-10-28 | 2013-08-06 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6034438A (en) * | 1996-10-18 | 2000-03-07 | The Regents Of The University Of California | L-connect routing of die surface pads to the die edge for stacking in a 3D array |
JP3537699B2 (ja) * | 1999-03-30 | 2004-06-14 | 京セラ株式会社 | 半導体素子の実装構造体 |
US6611053B2 (en) * | 2000-06-08 | 2003-08-26 | Micron Technology, Inc. | Protective structure for bond wires |
JP2003332380A (ja) * | 2002-03-06 | 2003-11-21 | Seiko Epson Corp | 電子デバイス及びその製造方法並びに電子機器 |
KR100439128B1 (ko) * | 2002-04-16 | 2004-07-07 | 삼성전자주식회사 | 테이프 캐리어 패키지용 탭 테이프 |
JP2003338519A (ja) * | 2002-05-21 | 2003-11-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-12-12 JP JP2003414829A patent/JP3707487B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-01 CN CNB2004100982567A patent/CN100345291C/zh not_active Expired - Fee Related
- 2004-12-10 US US11/009,988 patent/US20050127522A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2005175266A (ja) | 2005-06-30 |
US20050127522A1 (en) | 2005-06-16 |
CN1627514A (zh) | 2005-06-15 |
CN100345291C (zh) | 2007-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4235835B2 (ja) | 半導体装置 | |
JP4013071B2 (ja) | 半導体装置 | |
JP3736639B2 (ja) | 半導体装置及び電子デバイス並びにそれらの製造方法 | |
US8338965B2 (en) | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device | |
JP2007081039A (ja) | 半導体装置 | |
JP3707487B2 (ja) | 半導体装置及び電子デバイス並びにそれらの製造方法 | |
JP3977072B2 (ja) | 配線基板及び半導体装置並びにそれらの製造方法 | |
TWI361476B (en) | Semiconductor package and display apparatus | |
JP4905621B2 (ja) | 半導体装置及びその製造方法並びに電子機器 | |
JP2006196528A (ja) | 半導体装置 | |
JP3565142B2 (ja) | 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器 | |
JP4438940B2 (ja) | 配線基板、半導体装置、電子デバイス並びに電子機器 | |
JP4123371B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR100759309B1 (ko) | 반도체 장치 | |
KR100773408B1 (ko) | 반도체 장치 | |
CN116075039A (zh) | 柔性印刷电路板、cof模块及包括其的电子设备 | |
JP2004228353A (ja) | 配線基板及びその製造方法、積層配線基板、半導体装置、回路基板並びに電子機器 | |
JP2004289071A (ja) | 配線基板及びその製造方法、半導体装置、電子デバイス並びに電子機器 | |
JP2004207308A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050613 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050712 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050725 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080812 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120812 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130812 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |