KR100285116B1 - 반도체패키지의제조방법 - Google Patents

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도시히사 요다
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모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 작업성을 저하시키지 않고, 내열충격성을 갖는 스루홀을 형성할 수 있도록 한다. 해결 수단은 적층된 기판에 캐비티(16), 스루홀(45), 배선 패턴이 형성되고, 스루홀(45)과 소요의 배선 패턴상에는 니켈－금도금 피막(50)이 형성되어되는 반도체 패키지의 제조 방법에 있어서, 캐비티용의 개구부(14)를 갖고, 내부 배선 패턴(18)이 형성된 기판(20a)을, 개구부가 없는 기판(20b) 사이에 끼워 적층체를 형성하는 공정과, 적층체에 스루홀용 관통공(44)을 형성하고, 그 내벽면등에 동도금(48)을 행하는 제1 도금 공정과, 기판(20b)에 에칭으로 외부 배선 패턴을 형성하는 공정과, 기판(20b)에 개구부(60)를 설비하여 캐비티(16)를 개구하는 캐비티 개구 공정과, 캐비티(16)내의 내부 배선 패턴(18)에 니켈 도금과 금도금(50)을 행하는 제2 도금 공정을 갖고, 제1 도금 공정과 캐비티 개구 공정 사이에서 적어도 스루홀에 니켈 도금(58)을 행한다.

Description

반도체 패키지의 제조 방법
본 발명은 반도체 패키지의 제조 방법에 관한 것으로 특히 고밀도로 미세한배선 패턴을 갖는 반도체 패키지의 제조 방법에 관한 것이다.
PPGA(Plastic Pin Grid Array) 또는 PBGA(Plastic Ball Grid Array) 또는 PLGA(Plastic Land Grid Array) 등의 반도체 패키지(일례로서 PBGA를 사용하여 설명한다)는, 도11에 나타낸 바와같이 유리·에폭시, 유리·폴리이미드, BT수지 등의 전기적 절연성을 갖는 수지 기판 표면에 피착 형성한 동박등의 도체층을 배선 패턴으로 형성한 회로 기판을 복수매 적층하여, 실장면에 외부 접속 단자로서 땜납 볼이 접합되어 형성된다.
이 반도체 패키지(10)의 개요 구조에 관해서 도11을 이용하여 설명한다.
적층된 각 수지 기판(12)의 대략 중앙부에는 개구부(14)가 설비되고, 이 개구부(14)가 반도체 소자를 수납하기 위해서의 캐비티(16)를 구성한다.
각 수지 기판(12)의 동박에 대해서 에칭 처리를 행하고, 표면에 도체층인 배선 패턴(18)이 형성된 내층용 회로 기판(20a)과 외층용 회로 기판(20b)이 형성된다.
와이어 본딩에 의해 반도체 소자와 접속하는 배선 패턴(18)의 본딩부는 개구부(14)의 주연부 근방에 형성된다. 내층용 회로 기판(20a)에 설비하는 개구부(14)는 상기 회로 기판(20a)을 적층하여 적층체를 형성했을 때, 각 단의 회로 기판(20a)의 본딩부 영역이 확보되도록 회로 기판(20a)마다 미리 개구부(14)의 개구 면적을 설정한다. 개구부(14)의 사이즈는 내층용 회로 기판(20a)과 외층용 회로 기판(20b)을 적층하여, 캐비티(16)를 형성했을 때 캐비티(16)의 윗쪽에 위치함에 따라서 커진다.
내층용 회로 기판(20a)과 외층용 회로 기판(20b)은 접착 시트(22)(프리 프레그(prepreg))에 의해 다른 회로 기판과 접착되어 있다. 또한, 회로 기판(20a)의 표면에는 레지스트(도면에 도시하지 않음)가 도포되어 상기 표면이 평탄화 되고, 접착시트(22)에 의한 기판끼리의 접착성을 높이고 있다. 또, 접착 시트(22)의 재질에 따라서는 레지스트를 도포하지 않고 각 회로 기판(20a, 20b)을 접착할 수 있다.
외층용 회로 기판(20b)의 외면에는 배선 패턴(18)의 일부로서, 외부 접속 단자(본예에서는 땜납 범프)(24)를 접속하기 위한 랜드(26a), 또는 콘덴서나 저항체등의 회로 부품을 접속하기 위한 접합부(26b), 또는 금속판으로 되는 방열판을 부착하기 위한 도체부(26c)등이 형성되어 있다. 또, 이 회로 기판(20b)의 외면에는 상기 랜드(26a), 접합부(26b), 도체부(26c)만이 노출하도록 솔더레지스트등의 보호막(28)이 설비되어 있다. 또 본딩부와 랜드(26a), 접합부(26c)등은, 스루홀(29)을 거쳐서 전기적으로 도통되어 있다.
그리고 랜드(26a)에는 외부 접속 단자(24)가 또 접합부(26b), 도체부(26c)에는 회로 부품, 방열판(30)이 각각 부착된다.
그러나, 상기한 종래의 반도체 패키지의 제조 방법에는 다음과 같은 과제가 있다.
종래의 방법에서는 스루홀(29)은, 우선 내층용 회로 기판(20a)과 외층용 회로 기판(20b)을 접착 시트(22)를 거쳐서 적층하여 적층체를 형성하고, 관통공을 설비하여 이 관통공의 내벽면에 무전해 동도금과 전해 동도금을 행하여 내층용 회로 기판(20a) 사이의 배선 패턴을 접속하는 도체부를 형성하고, 또 이 도체부에 니켈 도금과 금도금을 행하여 형성하는 것이 일반적이었다.
그러나, 사용자의 제품 사양에 따라서는, 반도체 패키지에 대하여 소정의 열충격 시험을 행하더라도 스루홀(29)의 전기 시험에 있어서 오픈/쇼트 불량이나 각 회로 기판(20a, 20b)에 형성된 배선 패턴사이에서 층간 박리가 생기지 않은 것을 요구하는 경우도 있지만, 도체부에 1층의 니켈 도금과 1층의 금도금을 행한 스루홀(29)의 구조에서는, 예를 들어 -55℃∼125℃, 1000 사이클의 열충격 시험 요구 조건에서 100 사이클 정도에 지나지 않는다.
이 때문에, 도시하지는 않았으나 PPGA 타입에 있어서는 스루홀내에 핀을 삽입하여, 납땜 용착을 행하거나, 또 PLGA 타입에서는 스루홀내에 땜납을 충전하여 열충격 시험에 대한 요구를 만족킬 방법이 채용되도록 되어 있다. 그러나, 핀을 삽입하는 방법에서는 작업공정이 복잡하게 되고, 또 땜납을 충전하는 방법에서는 환경보전의 문제로서 납을 규제하는 움직임에 역행 하는 문제가 발생되었다.
따라서, 핀의 삽입이나 땜납의 충전 방법을 사용하지 않고, 스루홀의 열충격에 대한 내구성을 향상시키는 방법으로, 스루홀의 도체부에 2층의 니켈도금을 행함으로서, 크랙이나 박리에 대하여 내구성이 증가하여, 신뢰성을 확보할 수 있음을 발견하였다.
그러나, 상기한 적층체에 단순히 니켈 도금을 2회 행하면, 캐비티(16)내의 내층용 회로 기판(20a)의 배선 패턴(18)의 본딩부에도 니켈 도금이 행해지고, 최근과 같이 캐비티(16)내에 탑재하는 반도체 소자의 핀수가 대단히 많아지고, 이에 따라 특히 캐비티(16) 내로 노출되는 내층용 회로 기판(20a)의 배선 패턴(18)의 본딩부가 고밀도로 미세하게 형성되어 있는 경우에는, 본딩부에 행해진 2층 니켈 도금에 의해 본딩부의 패턴이 두꺼워지는 동시에, 폭이 넓어져 서로 단락되어 버린다. 동일하게 하여, 스루홀(29)을 형성하기 위해서, 내층용 회로 기판(20a)과 외층용 회로 기판(20b)을 접착 시트(22)를 거쳐서 적층하여 되는 적층체에 설비한 관통공의 내벽면에 무전해 동도금과 전해 동도금을 행할 경우에도, 캐비티(16)내의 내층용 회로 기판(20a)의 배선 패턴(18)의 본딩부에 도금이 석출되어 배선 패턴(16)의 본딩부가 서로 단락되어 버린다.
이 때문에, 스루홀에 무전해 동도금과 전해 동도금을 행할 경우, 또 니켈 도금을 행할 경우에는 캐비티(16)내를 마스킹해 놓고, 도금을 행한후에는 마스킹를 제거하는 작업이 필요하여 작업성이 좋지 않았다.
따라서, 본 발명은 상기 과제를 해결하도록 하기 위해서 이루어진 것으로서, 그 목적으로 하는 것은 작업성을 저하시키는 일 없이 내열 충격성을 갖는 스루홀을 형성할 수 있는 반도체 패키지의 제조 방법을 제공하는 것에 있다.
도 1은 반도체 패키지의 제조에 사용되는 내층용 회로 기판의 제조 공정을 나타낸 설명도.
도 2는 내층용 회로 기판과 외층용 회로 기판을 적층한 적층체의 단면도.
도 3은 기판의 적층체에 관통공을 설비한 상태의 단면도.
도 4는 관통공에 동도금을 행하고, 스루홀을 형성한 상태의 단면도.
도 5는 도4에서 형성한 동도금 피막상에 니켈 도금 피막을 형성한 단면도.
도 6은 기판의 니켈 도금 피막, 동도금 피막 및 동박을 패턴 형성한 단면도.
도 7은 외층 기판의 외면에 보호막을 형성한 단면도.
도 8은 외층 기판에 개구부를 설비하여 캐비티를 개구시킨 상태의 단면도.
도 9는 캐비티내의 본딩부나 스루홀에 니켈－금도금 피막을 형성한 단면도.
도 10은 본 발명에 의한 제조 방법과 종래의 제조 방법에 의해 형성된 반도체 패키지의 열충격 시험의 결과를 나타낸 도표.
도 11은 종래의 반도체 패키지의 단면도.
※ 부호의 설명
11 동박
14 개구부(내층 기판)
16 캐비티
18 배선 패턴
20a 내층 기판
20b 외층 기판
22 접착 시트
26c 도체부
28 솔더 레지스트등의 보호막
30 방열판
44 관통공
46 무전해 동도금 피막
48 전해 동도금 피막
50 니켈－금도금 피막
54 땜납
58 니켈 도금피막(1층째)
60 개구부(외층 기판)
본 발명은 상기 과제를 해결하기 위해서, 적층된 복수매의 수지 기판에 반도체 소자를 수납하는 캐비티, 스루홀 및 배선 패턴이 형성되고, 상기 스루홀 및 소요의 배선 패턴상에는 니켈－금도금 피막이 형성되어 되는 반도체 패키지의 제조 방법에 있어서, 표면에 금속박이 피착형성된 수지 기판에 상기 캐비티를 형성하는 개구부를 설비하는 동시에, 에칭처리를 행하여 표면에 내부 배선 패턴을 형성한 내층용 회로 기판을 제작하는 내층용 회로 기판 제작 공정과, 복수의 상기 내층용 회로 기판과 개구부를 갖지 않은 2매의 외층용 회로 기판을, 상기 외층용 회로 기판으로 복수의 내층용 회로 기판을 사이에 끼워 접합하여 적층체를 형성하는 적층체형성 공정과, 상기 적층체에 스루홀용의 관통공을 형성하여 상기 관통공의 내벽면및 상기 외층용 회로 기판의 외면에 피착형성된 금속박에 동도금을 행하는 제1도금 공정과, 상기 외층용 회로 기판의 외면의 금속박과 동도금을 에칭하여 상기 외층용 회로 기판의 외면에 외부배선 패턴을 형성하는 외부배선 패턴 형성 공정과, 상기 외층용 회로 기판중 적어도 한쪽에 상기 내층용 회로 기판의 개구부에 대응하여 개구부를 설비하여, 상기 캐비티를 개구하는 캐비티 개구 공정과 상기 캐비티내의 상기 내부 배선 패턴에 니켈 도금과 금도금을 행하는 제2도금 공정을 갖고, 상기 제1도금 공정과 상기 외부 배선 패턴 형성 공정의 사이 또는 외부 배선 패턴 형성 공정과 상기 캐비티 개구 공정 사이 중 적어도 하나에서 상기 외층용 회로 기판으로 캐비티 부분에 뚜껑을 덮은 상태로 적어도 상기 스루홀에 니켈 도금을 행하는 니켈 도금 공정을 갖는 것을 특징으로 한다.
이 방법에 의하면, 스루홀에 무전해 동도금과 전해 동도금을 행할 때, 또한 니켈 도금을 행할때에 있어서의 내층용 회로 기판의 배선 패턴의 본딩부의 마스킹 작업 및 도금 작업후의 마스킹의 제거작업이 불필요하여, 작업성이 향상되는 동시에, 스루홀내에 2층 이상의 니켈 도금피막을 형성할 수 있어, 내열 충격성이 높은 스루홀을 형성할 수 있다.
또, 상기 니켈 도금 공정에 있어서의 도금 두께는 구체적으로는 1∼30 마이크론으로 함으로서, 내열 충격성이 높은 스루홀을 형성할 수 있다.
또, 상기 니켈 도금 공정 대신에, 니켈－코발트 합금 도금 공정, 니켈－텅스텐 합금 도금 공정, 또는 니켈－텅스텐－코발트 합금 도금 공정중 어느 공정을 행하도록 해도 좋다.
이하, 본 발명에 관한 반도체 패키지의 제조 방법의 바람직한 실시 형태를 첨부 도면에 의해서 상세히 설명한다. 또, 반도체 패키지의 일례로서 PLGA에 대해서 설명한다. 또, 종래 예와 같은 구성에 대해서는 동일한 부호를 붙인다.
반도체 패키지의 제조 방법은 하기의 공정을 갖고 있다.
제1 공정은, 내층용 회로 기판을 제작하는 내층용 회로 기판 제작 공정이고, 이 공정에 대해서 도1을 이용하여 설명한다. 또, 내층용 회로 기판에는, 금속박(일례로서 동박)을 표면(본예에서는 양면)에 피착 형성한 수지 기판(양면 동부착 수지 기판이라 함)을 사용한다.
도1( a )는 동박(11)을 표면에 피착 형성한 수지 기판(12)의 단면도를 나타낸다. 14는 반도체 소자를 수납하는 캐비티(16)를 형성하기 위해서 수지 기판(12)에 설비한 개구부이다. 수지 기판(12)은 유리·에폭시, 유리·폴리이미드, BT 수지인 전기적 절연성을 갖는 수지재를 기재(基材)로 하고 있다.
도1(b)는 이 수지 기판(12)에 대해서 에칭 처리를 행하여, 표면에 배선 패턴(18)을 형성한 내층용 회로 기판(이하, 내층 기판이라함)(20a)을 형성한 상태를 나타낸다.
배선 패턴(18)은 동박(11)의 표면에 레지스트를 도포하고, 형성할 패턴에 따라서 노광하여 레지스트 패턴을 형성하고, 레지스트가 피복된 부위 이외의 동박(11)을 에칭하여 제거함으로서 형성한다.
와이어 본딩에 의해 반도체 소자와 접속하는 배선 패턴(18)의 본딩부는 이 개구부(14)의 주연부 근방에 형성된다. 내층기판(20a)에 설비하는 개구부(14)는 내층기판(20a)를 적층하여 적층체를 형성했을 때에, 각 단의 내층기판(20a)의 본딩부의 영역이 확보되도록 내층 기판(20a)마다 미리 개구부(14)의 사이즈를 설정한다. 개구부의 개구 면적은 내층기판(20a)을 적층하여 캐비티(16)를 형성했을 때에 캐비티(16)의 윗쪽에 위치함에 따라 커지게 된다.
동박(11)을 에칭하여 배선 패턴(18)을 형성한 후, 배선 패턴(18)의 본딩부를 보호하는 보호 피막을 형성한다. 이 예에서는 내층기판(20a)의 상면에 감광성 레지스트(40)를 도포하고(도1( c )), 감광성 레지스트(40)를 노광하여 배선 패턴(18)의 본딩부 이외의 감광성 레지스트(40)를 용해 제거함으로서 보호 피막(40a)을 형성한다. 도1( d )는 배선 패턴(18)의 본딩부에 보호 피막(40a)이 형성된 상태를 나타낸다. 또, 이 공정은 본딩부를 보호할 필요성이 낮은 경우에는 반드시 하지 않더라도 좋다.
내층 기판(20a)은 접착 시트(22)(프리 프레그)를 각 층간에 사이에 끼워 접착하기 때문에, 내층기판(20a)의 하면에는 특히 보호 피막(40a)을 설비하지 않더라도 좋다.
보호 피막(40a)은 배선 패턴(18)의 본딩부를 보호함과 동시에, 최종적으로는 제거하여 본래의 배선 패턴(18)의 표면을 노출시키기 위한 것이다. 따라서, 여기서 사용하고 있는 감광성 레지스트(40)는 알칼리 용제등으로 후공정에서 간단히 제거할 수 있는 것을 사용하는것이 좋다.
배선 패턴(18)의 본딩부를 보호 피막(40a)으로 피복한 후, 내층 기판(20a)의 양면에 레지스트(42)를 도포하여, 내층 기판(20a)의 표면을 평탄면으로 한다(도1( e ) ). 레지스트(42)는 배선 패턴(18)을 형성함에 따라 내층기판(20a)의 표면에 생긴 요철을 고르게 하도록 소정 두께로 도포한다. 레지스트(42)는 인쇄법등으로 도포하지만, 배선 패턴(18)의 본딩부는 보호 피막(40a)으로 피복했기 때문에, 레지스트(42)를 도포할 때에 본딩부에 레지스트(42)가 부착하는 것을 방지할 수 있어 바람직하다. 레지스트(42)에는 솔더레지스트 등이 사용된다.
본예에서 내층기판(20a)의 표면에 레지스트(42)를 도포하는 것은, 내층기판(20a)의 표면을 평탄면으로 함으로서 접착시트(22)가 캐비티 내로 유출되는 것을 억제하고, 또 기판 사이의 보이드를 막아 기판이 확실히 접착되어 적층되도록 하기 위해서 이다.
또, 접착시트(22)의 재질에 따라서는 레지스트(42)를 도포하지 않고 각 기판을 접착하는 것이 가능하다. 따라서, 내층 기판(20a)에 레지스트(42)를 도포하는 공정은 필수 공정이 아니다.
다음에 제2 공정은 복수의 상기 내층용 회로 기판(20a)과 개구부를 갖지 않은 2매의 외층용 회로 기판(20b)을 외층용 회로 기판(20b)에 복수의 내층용 회로 기판(20a)을 사이에 끼워 접합하여 적층체를 형성하는 적층체 형성 공정이다.
각 회로 기판(20a, 20b)의 접합은 각 회로 기판 사이에 접착 시트(22)를 사이에 끼워 복수매 접합하여 적층체를 형성한다. 도2는 내층기판(20a)를 2매 접합시킨 적층체의 요부를 확대한 도면이다. 이 적층체는, 적층체의 최외부의 기판에 대해서는 개구부(14)를 갖지 않은 외층용 회로 기판(이하, 단지 외층기판이라고도 함)( 20b)을 사용하여, 외층 기판(20b)에 내층 기판(20a)을 사이에 끼워 4층 구조로 함으로서 캐비티(16)가 밀폐된 것이다.
본 실시 형태에서는 접착 시트(22)로서 프리 프레그라고 하는 시트재를 사용하였다. 프리 프레그는 유리 섬유를 접착제로 시트상으로 고정한 것으로, 프리 프레그를 내층 기판(20a)의 사이 및 내층 기판(20a)과 외층 기판(20b) 사이에 끼워, 진공속에서 가압하면서 일정시간 가열함으로서 완전히 접착제가 경화하여 일체화된 적층체를 얻을 수 있다.
또, 각 회로 기판(20a, 20b)을 적층하여 가열 가압할 때에, 캐비티(16)내에 캐비티 형상을 한 중심체를 넣어 놓으면 균일하게 가압할 수 있다.
배선 패턴(18)의 본딩부를 피복하는 보호피막(40a)은 이 적층체를 접합하여 일체 형성하는 공정에서, 접착시트(22)로부터 유출되는 접착제의 유출 스토퍼로서 작용하여, 본딩부에 접착제가 부착하는 것을 방지한다. 또, 접착 시트(22)와 내층기판(20a)을 위치 맞춤하여 적층하는 공정중에 접착 시트(22)로 부터 미소한 파편(유리 섬유편등)이 배선 패턴(18)상으로 떨어지는 경우가 있지만, 이러한 경우에도 본딩부가 보호피막(40a)으로 피복되어 있으므로 본딩부가 더러워지는 것을 방지할 수 있다.
다음에 제3 공정은, 적층체에 스루홀용의 관통공(44)을 형성하고, 관통공(44)의 내벽면 및 외층기판(20b) 외면의 동박부분에 동도금(본실시 형태로서는 일례로서 무전해 동도금 및 전해 동도금)을 행하는 제1 도금공정이고, 도3과 도4를 이용하여 설명한다.
관통공(44)은 적층체에 드릴 가공을 행하여 뚫어 설치한다. 도3은 스루홀의 형성 위치에 관통공(44)을 뚫은 상태를 나타낸다. 또, 내층기판(20a)의 배선 패턴(18)은 이 스루홀과 도통을 이루는지 여부가 미리 설정되어 패턴이 형성되어 있다.
또 이 공정에서는 무전해 동도금을 행하고, 관통공(44)의 내벽면 및 외층기판(20b) 외면의 동박(11) 부분에 무전해 동도금 피막(46)을 형성하고, 또 전해 동도금을 행하여 상기 무전해 동도금 피막(46)상에 전해 동도금 피막(48)을 형성한다. 도4는 무전해 동도금 및 전해 동도금을 행한후의 상태를 나타낸다. 이것에 의해, 각 회로 기판의 배선 패턴 사이를 전기적으로 접속하는 스루홀(45)이 형성된다.
다음에 제4 공정은 관통공(44)의 내벽면 및 외층 기판(20b) 외면의 동박(11)부분에 행한 전해 동도금 피막(48)상에 니켈 도금을 하는 니켈 도금 공정이다.
니켈 도금(무전해 도금 또는 전해 도금)을 행하고, 관통공(44)의 내벽면, 및 외층기판(20b) 외면의 동박(11) 부분에 형성된 전해 동도금 피막(48)상에, 제1 니켈 도금 피막(58)을 형성한다. 이 제1 니켈 도금 피막(58)의 두께는 1∼30 마이크론정도로 한다. 도5는 제1 니켈 도금 피막(58)이 형성된 상태를 나타낸다.
다음에 제5 공정은 포토 레지스트막을 외층 기판(20b)의 외면에 피복하여 노광, 현상 및 에칭을 행하여, 외층 기판(20b)의 외면에 외부배선 패턴을 형성하는 외부 배선 패턴 형성 공정이다.
외층 기판(20b) 외면의 도체층인 제1 니켈 도금 피막(58), 전해 동도금 피막(48), 무전해 동도금 피막(46) 및 동박(11)을 에칭하여 배선 패턴을 형성한다(도6). 기판(20b) 외면에 형성하는 배선 패턴으로서는 땜납볼등의 외부 접속 단자가 접합되는 랜드(26a), 또는 콘덴서나 저항체등의 전자부품을 접속하기 위한 접합부(26b), 랜드(26a)나 접합부(26b)나 스루홀(45) 사이를 연락하는 배선용 패턴(도면에 도시하지 않음) 또는 방열판(30)을 부착하기 위한 테두리상의 도체부(26c)등이 있다. 또, 배선 패턴은 외층 기판(20b)의 외면 전체를 포토 레지스트막으로 피복하고, 형성할 패턴에 따라서 노광, 현상을 행하여 레지스트 패턴을 제1 니켈 도금 피막(58)상에 형성한다. 그 후, 레지스트가 피복된 부위 이외의 도체층(제1 니켈 도금 피막(58), 전해 동도금 피막(48), 무전해 동도금 피막(46) 및 동박(11))을 에칭 제거하여 형성한다.
또, 본 실시의 형태에서는 도6에 나타낸 바와같이 도체부(26c)의 내주연을 후의 공정에서 기판(20b)에 형성한 캐비티(16)의 일부를 구성하는 개구부(14)의 개구 테두리로부터 소정거리(D) 후퇴하도록 형성하고 있다. 이 소정거리(후퇴 거리라고도 함)(D)로는 일례로서 0.1∼0.2밀리미터 정도이다. 또, 도체부(26c)의 크기를 개구부(14)의 개구 테두리와 일치시키는 구성으로 해도 좋다.
이상과 같이, 적층체에 관통공(44)을 형성하여, 무전해 동도금 및 전해 동도금을 행하는 제3 공정, 니켈 도금을 행하는 제4 공정, 니켈 도금 피막(58)과 전해 동도금피막(48) 및 무전해 동도금 피막(46)과 동박(11)을 에칭하여 배선 패턴을 형성하는 제5 공정에서는 적층체 내부의 내층 기판(20a)은 완전히 외부와 차단되어 있다. 따라서, 내층 기판(20a)의 배선 패턴(18)주식회사로 캐비티(16)내로 노출된 와이어 본딩부)가, 무전해 동도금이나 전해 동도금이나 니켈 도금이 행해져 두껍게 되어 폭이 넓어 지고, 서로 단락될 우려나 도금액이나 에칭액으로 침식될 우려가 전혀 없다.
다음에 제6 공정은 도7에 나타낸 바와같이 외층 기판(20b)의 외면에 형성한 배선 패턴의 보호를 위해, 최소한 스루홀(45)을 제외하고 솔더 레지스트등의 보호막(28)을 형성하는 공정이다. 또, 보호막(28)을 형성하지 않는 부위로는 스루홀(45) 외에, 땜납볼등의 외부 접속 단자가 접합되는 랜드(26a) 또는 콘덴서나 저항체등의 전자 부품을 접속하기 위한 접합부(26b) 또는 동등의 금속판으로 되는 방열판(30)을 부착하기 위한 테두리상의 도체부(26c)등이 있다.
다음에 제7 공정은 캐비티(16)를 밀폐하고 있는 외층 기판(20b)의 적어도 한쪽에 내층 기판(20a)의 개구부(14)에 대응하여 개구부(60)를 설비하고, 캐비티(16)를 개구시키는 캐비티 개구 공정이다.
본 실시 형태에서는 일례로서 도8에 나타낸 바와같이 2매의 외층 기판(20b)의 양쪽에 개구부(60)를 설비하여 캐비티(16)를 개구시킨다. 또, 개구 작업은 루터등을 사용하여 행한다. 또, 내층 기판(20a)의 배선 패턴(18)의 본딩부에 보호 피막(40a)을 형성하는 공정을 행한 경우에는, 외층 기판(20b)을 개구한 때에는 내층 기판(20a)의 배선 패턴(18)의 본딩부에는 보호 피막(40a)이 형성되어 있으므로, 알칼리 용제등의 용제를 사용하여 보호 피막(40a)을 제거하고, 여기서 시작하여 캐비티(16)내의 배선 패턴(18)을 노출시킨다. 보호 피막(40a)은 용제로 간단히 용해제거할 수 있어, 내층 기판(20a)의 배선 패턴(18)이나 다른 도체부등에 악영향을 주지않고서 제거할 수 있다.
다음에 제8 공정은 본딩부와 반도체 소자와의 전기적 접속을 확실히 하기위해서, 본딩부에 하지 니켈 도금과 금도금을 행하고, 니켈－금도금 피막(50)을 형성하는 제2 도금 공정이다. 이 니켈－금도금 피막(50)은 도9에 나타낸 바와같이 배선 패턴(18)과 도통하는 랜드(26a), 접합부(26b), 도체부(26c), 스루홀(45)등의 부분에도 형성된다. 이 제2 도금 공정에서 형성되는 도금 피막(50)의 두께는 니켈 도금 피막은 1∼10 마이크론, 금도금 피막은 0.1∼3 마이크론 정도이다.
상기 공정후 방열판(30), 전자 부품(52)을 도8의 일점쇄선으로 나타낸 바와같이 땜납에 의해 부착시킨다. 이렇게 해서 내층 기판(20a)과 외층 기판(20b)을 다층형성하여, 방열판(30)을 부착한 반도체 패키지를 얻는다. 또, 방열판(30)은 동판의 표면에 니켈 도금 또는 니켈 도금과 금도금이 행해져 된다.
그리고 반도체 패키지의 캐비티(16)내에 반도체 소자(34)를 탑재하여 반도체장치를 제조할 수 있다.
이 방법에 의하면, 스루홀(45)에 무전해 동도금과 전해 동도금을 행할 때, 또 니켈 도금을 행할때의 내층용 회로 기판의 배선 패턴의 본딩부의 마스킹 작업 및 도금 작업후의 마스킹 제거 작업이 불필요하여, 작업성이 향상되는 동시에, 스루홀(45)의 내벽면에 2층 이상의 니켈 도금 피막을 형성할 수 있어, 내열 충격성이 높은 스루홀(45)을 형성할 수 있다.
실제로 열충격 시험을 행한 결과를 도10에 나타낸다. 이 도10으로부터 명백한 바와같이, 본 발명에 의한 방법으로 제조한 반도체 패키지는 하기 조건 하에서 핀삽입 하여 땜납 용착하는 방법이나 땜납을 충전하는 방법과 동일하게, 1000 사이클 이상의 고신뢰성을 확보할 수 있다.
열충격 시험조건은, MIL－STD－883C, Method 1010, TEMPCYCLE, Condition, －55℃/125℃, 30분/30분이다.
또, 스루홀내에 행한 제1 층째의 니켈 도금공정을, 제1 도금 공정과 외부 배선 패턴 형성 공정 사이에 행하는 대신에, 외부 배선 패턴 형성 공정(제5 공정)과 캐비티 개구 공정(제7 공정) 사이에 행하도록 해도 좋다.
본 실시 형태에서는, 외부 배선 패턴 형성 공정과 캐비티 개구 공정사이에는, 보호막(28)을 형성하는 제6 공정이 존재하지만, 제1층째의 니켈 도금 공정은 제5 공정과 제6 공정 사이에 행해도 좋고, 또 제6 공정과 제7 공정 사이에서 행해도 좋다.
즉, 스루홀(45)의 내벽면에 행하는 제1층째의 니켈 도금공정은 제3 공정(적층체에 스루홀용의 관통공(44)을 형성하고, 관통공(44)의 내벽면에 무전해 동도금 및 전해 동도금을 행하는 제1 도금공정) 종료 후, 제7 공정(캐비티 개구 공정)의 전이면, 어느 때 행해도 좋고, 또 1회에 한정되지 않고 2회, 3회로 복수회 실시해도 좋다.
또, 제1층째의 니켈 도금 공정 대신에, 니켈－코발트 합금 도금 공정, 니켈－텅스텐 합금 도금 공정, 또는 니켈－텅스텐－코발트 합금 도금 공정중 어느 공정것을 행하여, 니켈 도금을 대신하는 신뢰성이 높은 도금 피막을 형성해도 좋다.
또, 니켈 도금 대신에 동도금을 2회 행함으로서, 내열 충격성을 향상시킴이 고려되나, 동도금으로 니켈 도금과 같은 효과를 얻는 경우에는 30 마이크론이상의 두께가 필요해 진다. 그러나, 이것만큼 도금이 두꺼워지면, 외부 배선 패턴을 고밀도로 미세하게 형성할 수 없게 되거나, 또 스루홀의 내직경도 도금에 의해서 작아지기 때문에, 예를들어 PGA의 경우, 스루홀에 핀을 삽입하기가 곤란하게 된다. 또, 니켈 도금 대신에 금도금을 2회 행하는 것도 고려 되지만, 동도금의 경우와 같은 문제가 발생함과 동시에, 비용이 지나치게 높다고 하는 문제도 발생한다.
따라서, 이들 이유에 의해 상술한 니켈 도금, 니켈－코발트 합금 도금, 니켈－텅스텐 합금 도금, 니켈－텅스텐－코발트 합금 도금을 행하는 것이 적합하다.
상기 실시 형태에서 일례로서 PLGA를 사용하여 설명했지만, 외부 접속 단자(24)로서 땜납볼을 사용한 PBGA라든지 외부 접속 단자(24)로서 리드 핀을 사용한 PPGA에도 적용할 수 있다.
본 발명에 의한 반도체 패키지의 제조 방법에 의하면, 스루홀에 무전해 동도금과 전해 동도금을 행할 때, 또 니켈 도금을 행할때의 내층용 회로 기판의 배선 패턴의 본딩부의 마스킹 작업 및 도금 작업후의 마스킹의 제거 작업이 불요하게 되어, 작업성이 향상되는 동시에, 스루홀내에 2층 이상의 니켈 도금피막을 형성할 수 있어, 내열 충격성이 높은 스루홀을 형성함이 가능한 효과를 거둘 수 있다.

Claims (3)

  1. 적층된 복수매의 수지 기판에 반도체 소자를 수납하는 캐비티, 스루홀 및 배선 패턴이 형성되고, 상기 스루홀 및 소요의 배선 패턴상에는 니켈－금 도금피막이 형성되는 반도체 패키지의 제조 방법에 있어서,
    표면에 금속박이 피착 형성된 수지 기판에 상기 캐비티를 형성하는 개구부를 설비하는 동시에, 에칭처리를 행하여 표면에 내부 배선 패턴을 형성한 내층용 회로 기판을 제작하는 내층용 회로 기판 제작 공정과,
    복수의 상기 내층용 회로 기판과 개구부를 갖지 않는 2매의 외층용 회로 기판을, 상기 외층용 회로 기판으로 복수의 내층용 회로 기판을 사이에 끼워 접합시켜 적층체를 형성하는 적층체 형성 공정과,
    상기 적층체에 스루홀용의 관통공을 형성하여, 상기 관통공의 내벽면 및 상기 외층용 회로 기판의 외면에 피착 형성된 금속박에 동도금을 행하는 제1도금 공정과,
    상기 외층용 회로 기판의 외면의 금속박과 동도금을 에칭하여, 상기 외층용 회로 기판의 외면에 외부 배선 패턴을 형성하는 외부 배선 패턴 형성 공정과,
    상기 외층용 회로 기판의 적어도 한쪽에 상기 내층용 회로 기판의 개구부에 대응하여 개구부를 설비하고, 상기 캐비티를 개구하는 캐비티 개구 공정과,
    상기 캐비티내의 상기 내부 배선 패턴에 니켈 도금과 금도금을 행하는 제2도금 공정을 갖고,
    상기 제1 도금 공정과 상기 외부 배선 패턴 형성 공정 사이, 또는 외부배선 패턴 형성 공정과 상기 캐비티 개구 공정 사이중 적어도 하나에서 상기 외층용 회로 기판으로 캐비티 부분에 뚜껑을 덮은 상태에서 적어도 상기 스루홀에 니켈 도금을 행하는 니켈 도금 공정을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 니켈 도금 공정의는 도금 두께는 1∼30 마이크론으로 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 니켈 도금 공정대신에, 니켈－코발트 합금 도금 공정, 니켈－텅스텐 합금 도금 공정, 또는 니켈－텅스텐－코발트 합금 도금 공정중 어느 하나를 행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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