JPH10223800A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
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- JPH10223800A JPH10223800A JP9027725A JP2772597A JPH10223800A JP H10223800 A JPH10223800 A JP H10223800A JP 9027725 A JP9027725 A JP 9027725A JP 2772597 A JP2772597 A JP 2772597A JP H10223800 A JPH10223800 A JP H10223800A
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000007747 plating Methods 0.000 claims abstract description 152
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 108
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 54
- 239000010949 copper Substances 0.000 claims abstract description 51
- 229910052802 copper Inorganic materials 0.000 claims abstract description 51
- 239000011347 resin Substances 0.000 claims abstract description 17
- 229920005989 resin Polymers 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052737 gold Inorganic materials 0.000 claims abstract description 10
- 239000010931 gold Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910000531 Co alloy Inorganic materials 0.000 claims description 8
- 239000011888 foil Substances 0.000 claims description 7
- 229910001080 W alloy Inorganic materials 0.000 claims description 5
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 claims description 5
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 claims description 4
- MOWMLACGTDMJRV-UHFFFAOYSA-N nickel tungsten Chemical compound [Ni].[W] MOWMLACGTDMJRV-UHFFFAOYSA-N 0.000 claims description 4
- 230000035939 shock Effects 0.000 abstract description 14
- 239000010410 layer Substances 0.000 description 70
- 239000000853 adhesive Substances 0.000 description 18
- 230000001070 adhesive effect Effects 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- 239000011889 copper foil Substances 0.000 description 17
- 230000001681 protective effect Effects 0.000 description 17
- 229910000679 solder Inorganic materials 0.000 description 15
- 230000000873 masking effect Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- YCOASTWZYJGKEK-UHFFFAOYSA-N [Co].[Ni].[W] Chemical compound [Co].[Ni].[W] YCOASTWZYJGKEK-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 作業性を低下させず、耐熱衝撃性を有するス
ルーホールを形成できるようにする。 【解決手段】 積層された基板にキャビティ１６、スル
ーホール４５、配線パターンが形成され、スルーホール
４５と所要の配線パターン上にはニッケル−金めっき皮
膜５０が形成されてなる半導体パッケージの製造方法に
おいて、キャビティ用の開口部１４を有し、内部配線パ
ターン１８が形成された基板２０ａを、開口部のない基
板２０ｂで挟んで積層体を形成する工程と、積層体にス
ルーホール用貫通孔４４を明け、その内壁面等に銅めっ
き４８を施す第１めっき工程と、基板２０ｂにエッチン
グで外部配線パターンを形成する工程と、基板２０ｂに
開口部６０を設けてキャビティ１６を開口するキャビテ
ィ開口工程と、キャビティ１６内の内部配線パターン１
８にニッケルめっきと金めっき５０を施す第２めっき工
程とを有し、第１めっき工程とキャビティ開口工程の間
で少なくともスルーホールにニッケルめっき５８を施
す。
ルーホールを形成できるようにする。 【解決手段】 積層された基板にキャビティ１６、スル
ーホール４５、配線パターンが形成され、スルーホール
４５と所要の配線パターン上にはニッケル−金めっき皮
膜５０が形成されてなる半導体パッケージの製造方法に
おいて、キャビティ用の開口部１４を有し、内部配線パ
ターン１８が形成された基板２０ａを、開口部のない基
板２０ｂで挟んで積層体を形成する工程と、積層体にス
ルーホール用貫通孔４４を明け、その内壁面等に銅めっ
き４８を施す第１めっき工程と、基板２０ｂにエッチン
グで外部配線パターンを形成する工程と、基板２０ｂに
開口部６０を設けてキャビティ１６を開口するキャビテ
ィ開口工程と、キャビティ１６内の内部配線パターン１
８にニッケルめっきと金めっき５０を施す第２めっき工
程とを有し、第１めっき工程とキャビティ開口工程の間
で少なくともスルーホールにニッケルめっき５８を施
す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関し、特に高密度でファインな配線パターン
を有する半導体パッケージの製造方法に関する。
製造方法に関し、特に高密度でファインな配線パターン
を有する半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】ＰＰＧＡ（Plastic Pin Grid Array）あ
るいはＰＢＧＡ（Plastic Ball GridArray ）あるいは
ＰＬＧＡ（Plastic Land Grid Array ）等の半導体パッ
ケージ（一例としてＰＢＧＡを用いて説明する）は、図
１１に示すようにガラス・エポキシ、ガラス・ポリイミ
ド、BTレジン等の電気的絶縁性を有する樹脂基板表面に
被着形成した銅箔等の導体層を配線パターンに形成した
回路基板を複数枚積層し、実装面に外部接続端子として
はんだボールが接合されて形成される。
るいはＰＢＧＡ（Plastic Ball GridArray ）あるいは
ＰＬＧＡ（Plastic Land Grid Array ）等の半導体パッ
ケージ（一例としてＰＢＧＡを用いて説明する）は、図
１１に示すようにガラス・エポキシ、ガラス・ポリイミ
ド、BTレジン等の電気的絶縁性を有する樹脂基板表面に
被着形成した銅箔等の導体層を配線パターンに形成した
回路基板を複数枚積層し、実装面に外部接続端子として
はんだボールが接合されて形成される。
【０００３】この半導体パッケージ１０の概要構造につ
いて図１１を用いて説明する。積層された各樹脂基板１
２の略中央部には開口部１４が設けられ、この開口部１
４が半導体素子を収納するためのキャビティ１６を構成
する。各樹脂基板１２の銅箔に対しエッチング処理を施
して、表面に導体層である配線パターン１８が形成され
た内層用回路基板２０ａと外層用回路基板２０ｂが形成
される。ワイヤボンディングにより半導体素子と接続す
る配線パターン１８のボンディング部は開口部１４の周
縁部近傍に形成される。内層用回路基板２０ａに設ける
開口部１４は当該回路基板２０ａを積層して積層体を形
成した際に、各段の回路基板２０ａのボンディング部の
領域が確保されるように回路基板２０ａごとあらかじめ
開口部１４の開口面積を設定する。開口部１４のサイズ
は内層用回路基板２０ａと外層用回路基板２０ｂを積層
し、キャビティ１６を形成した際にキャビティ１６の上
方に位置するに従い大きくなる。
いて図１１を用いて説明する。積層された各樹脂基板１
２の略中央部には開口部１４が設けられ、この開口部１
４が半導体素子を収納するためのキャビティ１６を構成
する。各樹脂基板１２の銅箔に対しエッチング処理を施
して、表面に導体層である配線パターン１８が形成され
た内層用回路基板２０ａと外層用回路基板２０ｂが形成
される。ワイヤボンディングにより半導体素子と接続す
る配線パターン１８のボンディング部は開口部１４の周
縁部近傍に形成される。内層用回路基板２０ａに設ける
開口部１４は当該回路基板２０ａを積層して積層体を形
成した際に、各段の回路基板２０ａのボンディング部の
領域が確保されるように回路基板２０ａごとあらかじめ
開口部１４の開口面積を設定する。開口部１４のサイズ
は内層用回路基板２０ａと外層用回路基板２０ｂを積層
し、キャビティ１６を形成した際にキャビティ１６の上
方に位置するに従い大きくなる。
【０００４】内層用回路基板２０ａと外層用回路基板２
０ｂは接着シート２２（プリプレグ）により他の回路基
板と接着されている。また、回路基板２０ａの表面には
レジスト（不図示）が塗布されて当該表面が平坦化さ
れ、接着シート２２による基板同士の接着性を高めてい
る。なお、接着シート２２の材質によってはレジストを
塗布せずに各回路基板２０ａ、２０ｂを接着することが
可能である。
０ｂは接着シート２２（プリプレグ）により他の回路基
板と接着されている。また、回路基板２０ａの表面には
レジスト（不図示）が塗布されて当該表面が平坦化さ
れ、接着シート２２による基板同士の接着性を高めてい
る。なお、接着シート２２の材質によってはレジストを
塗布せずに各回路基板２０ａ、２０ｂを接着することが
可能である。
【０００５】外層用回路基板２０ｂの外面には配線パタ
ーン１８の一部として、外部接続端子（本例でははんだ
バンプ）２４を接続するためのランド２６ａ、あるいは
コンデンサや抵抗体などの回路部品を接続するための接
合部２６ｂ、あるいは金属板からなる放熱板を取り付け
るための導体部２６ｃ等が形成されている。また、この
回路基板２０ｂの外面には、上記ランド２６ａ、接合部
２６ｂ、導体部２６ｃのみが露出するようにソルダーレ
ジスト等の保護膜２８が設けられている。またボンディ
ング部とランド２６ａ、接合部２６ｃなどは、スルーホ
ール２９を介して電気的に導通されている。そしてラン
ド２６ａには外部接続端子２４が、また接合部２６ｂ、
導体部２６ｃには回路部品、放熱板３０がそれぞれ取り
付けられる。
ーン１８の一部として、外部接続端子（本例でははんだ
バンプ）２４を接続するためのランド２６ａ、あるいは
コンデンサや抵抗体などの回路部品を接続するための接
合部２６ｂ、あるいは金属板からなる放熱板を取り付け
るための導体部２６ｃ等が形成されている。また、この
回路基板２０ｂの外面には、上記ランド２６ａ、接合部
２６ｂ、導体部２６ｃのみが露出するようにソルダーレ
ジスト等の保護膜２８が設けられている。またボンディ
ング部とランド２６ａ、接合部２６ｃなどは、スルーホ
ール２９を介して電気的に導通されている。そしてラン
ド２６ａには外部接続端子２４が、また接合部２６ｂ、
導体部２６ｃには回路部品、放熱板３０がそれぞれ取り
付けられる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体パッケージの製造方法には次の様な課題が
有る。従来の方法では、スルーホール２９は、まず内層
用回路基板２０ａと外層用回路基板２０ｂとを接着シー
ト２２を介して積層して積層体を形成し、貫通孔を設
け、この貫通孔の内壁面に無電解銅めっきと電解銅めっ
きを施して内層用回路基板２０ａ間の配線パターンを接
続する導体部を形成し、さらにこの導体部にニッケルめ
っきと金めっきを施して形成されるのが一般的であっ
た。
従来の半導体パッケージの製造方法には次の様な課題が
有る。従来の方法では、スルーホール２９は、まず内層
用回路基板２０ａと外層用回路基板２０ｂとを接着シー
ト２２を介して積層して積層体を形成し、貫通孔を設
け、この貫通孔の内壁面に無電解銅めっきと電解銅めっ
きを施して内層用回路基板２０ａ間の配線パターンを接
続する導体部を形成し、さらにこの導体部にニッケルめ
っきと金めっきを施して形成されるのが一般的であっ
た。
【０００７】しかし、ユーザーの製品仕様によっては、
半導体パッケージに対して所定の熱衝撃試験を行っても
スルーホール２９の電気テストにおいてオープン／ショ
ート不良や各回路基板２０ａ、２０ｂに形成された配線
パターン間において層間ハクリが生じないことを要求さ
れる場合もあるが、導体部に１層のニッケルめっきと１
層の金めっきを施したスルーホール２９の構造では、例
えば -55℃〜 125℃、1000サイクルという熱衝撃試験要
求条件において 100サイクル程度しかもたなかった。こ
のため、図示はしないがＰＰＧＡタイプにおいてはスル
ーホール内にピンを挿入し、はんだ溶着を行ったり、ま
たＰＬＧＡタイプではスルーホール内にはんだを充填し
て熱衝撃試験に対する要求を満足させる方法が採用され
るようになった。しかし、ピンを挿入する方法では作業
工程が複雑になり、またはんだを充填する方法では環境
保全の問題として鉛を規制する動きに逆行するという課
題が生じてきた。そこで、ピンの挿入やはんだの充填と
いう方法を用いずに、スルーホールの熱衝撃に対する耐
久性を向上させる方法として、スルーホールの導体部に
２層のニッケルめっきを施すことで、クラックやハクリ
に対して耐久性が増し、信頼性が確保できることを見い
だした。
半導体パッケージに対して所定の熱衝撃試験を行っても
スルーホール２９の電気テストにおいてオープン／ショ
ート不良や各回路基板２０ａ、２０ｂに形成された配線
パターン間において層間ハクリが生じないことを要求さ
れる場合もあるが、導体部に１層のニッケルめっきと１
層の金めっきを施したスルーホール２９の構造では、例
えば -55℃〜 125℃、1000サイクルという熱衝撃試験要
求条件において 100サイクル程度しかもたなかった。こ
のため、図示はしないがＰＰＧＡタイプにおいてはスル
ーホール内にピンを挿入し、はんだ溶着を行ったり、ま
たＰＬＧＡタイプではスルーホール内にはんだを充填し
て熱衝撃試験に対する要求を満足させる方法が採用され
るようになった。しかし、ピンを挿入する方法では作業
工程が複雑になり、またはんだを充填する方法では環境
保全の問題として鉛を規制する動きに逆行するという課
題が生じてきた。そこで、ピンの挿入やはんだの充填と
いう方法を用いずに、スルーホールの熱衝撃に対する耐
久性を向上させる方法として、スルーホールの導体部に
２層のニッケルめっきを施すことで、クラックやハクリ
に対して耐久性が増し、信頼性が確保できることを見い
だした。
【０００８】ところが、上記の積層体に単純にニッケル
めっきを２回施すと、キャビティ１６内の内層用回路基
板２０ａの配線パターン１８のボンディンブ部にもニッ
ケルめっきが施され、近年のようにキャビティ１６内に
搭載する半導体素子のピン数が非常に多くなり、これに
伴って特にキャビティ１６内で露出する内層用回路基板
２０ａの配線パターン１８のボンディング部が高密度で
ファインに形成されている場合には、ボンディング部の
施された２層のニッケルめっきによりボンディング部の
パターンが厚くなると共に幅が広がり相互に短絡してし
まう。同様にして、スルーホール２９を形成するため、
内層用回路基板２０ａと外層用回路基板２０ｂとを接着
シート２２を介して積層してなる積層体に設けた貫通孔
の内壁面に無電解銅めっきと電解銅めっきを施す際に
も、キャビティ１６内の内層用回路基板２０ａの配線パ
ターン１８のボンディンブ部にめっきが析出して配線パ
ターン１６のボンディング部が相互に短絡してしまう。
このため、スルーホールへ無電解銅めっきと電解銅めっ
きを施す際、またニッケルめっきを施す際には、キャビ
ティ１６内をマスキングしておき、めっきを施した後に
はマスキングを除去する作業が必要であり、作業性がよ
くなかった。
めっきを２回施すと、キャビティ１６内の内層用回路基
板２０ａの配線パターン１８のボンディンブ部にもニッ
ケルめっきが施され、近年のようにキャビティ１６内に
搭載する半導体素子のピン数が非常に多くなり、これに
伴って特にキャビティ１６内で露出する内層用回路基板
２０ａの配線パターン１８のボンディング部が高密度で
ファインに形成されている場合には、ボンディング部の
施された２層のニッケルめっきによりボンディング部の
パターンが厚くなると共に幅が広がり相互に短絡してし
まう。同様にして、スルーホール２９を形成するため、
内層用回路基板２０ａと外層用回路基板２０ｂとを接着
シート２２を介して積層してなる積層体に設けた貫通孔
の内壁面に無電解銅めっきと電解銅めっきを施す際に
も、キャビティ１６内の内層用回路基板２０ａの配線パ
ターン１８のボンディンブ部にめっきが析出して配線パ
ターン１６のボンディング部が相互に短絡してしまう。
このため、スルーホールへ無電解銅めっきと電解銅めっ
きを施す際、またニッケルめっきを施す際には、キャビ
ティ１６内をマスキングしておき、めっきを施した後に
はマスキングを除去する作業が必要であり、作業性がよ
くなかった。
【０００９】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、作業性を低下させるこ
となく、耐熱衝撃性を有するスルーホールを形成できる
半導体パッケージの製造方法を提供することにある。
され、その目的とするところは、作業性を低下させるこ
となく、耐熱衝撃性を有するスルーホールを形成できる
半導体パッケージの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するために、積層された複数枚の樹脂基板に半導体素子
を収納するキャビティ、スルーホールならびに配線パタ
ーンが形成され、該スルーホールならびに所要の配線パ
ターン上にはニッケル−金めっき皮膜が形成されてなる
半導体パッケージの製造方法において、表面に金属箔が
被着形成された樹脂基板に前記キャビティを形成する開
口部を設けると共に、エッチング処理を施して表面に内
部配線パターンを形成した内層用回路基板を作製する内
層用回路基板作製工程と、複数の前記内層用回路基板と
開口部を有しない２枚の外層用回路基板とを、該外層用
回路基板で複数の内層用回路基板を挟んで貼り合わせて
積層体を形成する積層体形成工程と、該積層体にスルー
ホール用の貫通孔を形成し、該貫通孔の内壁面および前
記外層用回路基板の外面に被着形成された金属箔に銅め
っきを施す第１めっき工程と、前記外層用回路基板の外
面の金属箔と銅めっきとをエッチングして、該外層用回
路基板の外面に外部配線パターンを形成する外部配線パ
ターン形成工程と、前記外層用回路基板の少なくとも一
方に前記内層用回路基板の開口部に対応して開口部を設
けて、前記キャビティを開口するキャビティ開口工程
と、該キャビティ内の前記内部配線パターンにニッケル
めっきと金めっきを施す第２めっき工程とを有し、前記
第１めっき工程と前記外部配線パターン形成工程との
間、若しくは外部配線パターン形成工程と前記キャビテ
ィ開口工程との間のうちの少なくとも一方において前記
外層用回路基板でキャビティ部分に蓋をした状態で少な
くとも前記スルーホールにニッケルめっきを施すニッケ
ルめっき工程とを有することを特徴とする。
するために、積層された複数枚の樹脂基板に半導体素子
を収納するキャビティ、スルーホールならびに配線パタ
ーンが形成され、該スルーホールならびに所要の配線パ
ターン上にはニッケル−金めっき皮膜が形成されてなる
半導体パッケージの製造方法において、表面に金属箔が
被着形成された樹脂基板に前記キャビティを形成する開
口部を設けると共に、エッチング処理を施して表面に内
部配線パターンを形成した内層用回路基板を作製する内
層用回路基板作製工程と、複数の前記内層用回路基板と
開口部を有しない２枚の外層用回路基板とを、該外層用
回路基板で複数の内層用回路基板を挟んで貼り合わせて
積層体を形成する積層体形成工程と、該積層体にスルー
ホール用の貫通孔を形成し、該貫通孔の内壁面および前
記外層用回路基板の外面に被着形成された金属箔に銅め
っきを施す第１めっき工程と、前記外層用回路基板の外
面の金属箔と銅めっきとをエッチングして、該外層用回
路基板の外面に外部配線パターンを形成する外部配線パ
ターン形成工程と、前記外層用回路基板の少なくとも一
方に前記内層用回路基板の開口部に対応して開口部を設
けて、前記キャビティを開口するキャビティ開口工程
と、該キャビティ内の前記内部配線パターンにニッケル
めっきと金めっきを施す第２めっき工程とを有し、前記
第１めっき工程と前記外部配線パターン形成工程との
間、若しくは外部配線パターン形成工程と前記キャビテ
ィ開口工程との間のうちの少なくとも一方において前記
外層用回路基板でキャビティ部分に蓋をした状態で少な
くとも前記スルーホールにニッケルめっきを施すニッケ
ルめっき工程とを有することを特徴とする。
【００１１】この方法によれば、スルーホールへ無電解
銅めっきと電解銅めっきを施す際、またニッケルめっき
を施す際における内層用回路基板の配線パターンのボン
ディング部のマスキング作業およびめっき作業後のマス
キングの除去作業が不要となり、作業性が向上すると共
に、スルーホール内に２層以上のニッケルめっき皮膜を
形成することができ、耐熱衝撃性の高いスルーホールを
形成することが可能となる。
銅めっきと電解銅めっきを施す際、またニッケルめっき
を施す際における内層用回路基板の配線パターンのボン
ディング部のマスキング作業およびめっき作業後のマス
キングの除去作業が不要となり、作業性が向上すると共
に、スルーホール内に２層以上のニッケルめっき皮膜を
形成することができ、耐熱衝撃性の高いスルーホールを
形成することが可能となる。
【００１２】また、前記ニッケルめっき工程のおけるめ
っき厚は具体的には１〜３０ミクロンとすることで、耐
熱衝撃性の高いスルーホールを形成できる。
っき厚は具体的には１〜３０ミクロンとすることで、耐
熱衝撃性の高いスルーホールを形成できる。
【００１３】また、前記ニッケルめっき工程に代えて、
ニッケル−コバルト合金めっき工程、ニッケル−タング
ステン合金めっき工程、若しくはニッケル−タングステ
ン−コバルト合金めっき工程のいずれかを行うようにし
ても良い。
ニッケル−コバルト合金めっき工程、ニッケル−タング
ステン合金めっき工程、若しくはニッケル−タングステ
ン−コバルト合金めっき工程のいずれかを行うようにし
ても良い。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体パッケ
ージの製造方法の好適な実施の形態を添付図面に基づい
て詳細に説明する。なお、半導体パッケージの一例とし
てＰＬＧＡについて説明する。また、従来例と同じ構成
については同じ符号を付す。半導体パッケージの製造方
法は下記の工程を有している。第１の工程は、内層用回
路基板を作製する内層用回路基板作製工程であり、この
工程について図１を用いて説明する。なお、内層用回路
基板には、金属箔（一例として銅箔）を表面（本例では
両面）に被着形成した樹脂基板（両面銅張樹脂基板とい
う）を用いる。図１(a) は銅箔１１を表面に被着形成し
た樹脂基板１２の断面図を示す。１４は半導体素子を収
納するキャビティ１６を形成するため樹脂基板１２に設
けた開口部である。樹脂基板１２はガラス・エポキシ、
ガラス・ポリイミド、ＢＴレジンといった電気的絶縁性
を有する樹脂材を基材としている。
ージの製造方法の好適な実施の形態を添付図面に基づい
て詳細に説明する。なお、半導体パッケージの一例とし
てＰＬＧＡについて説明する。また、従来例と同じ構成
については同じ符号を付す。半導体パッケージの製造方
法は下記の工程を有している。第１の工程は、内層用回
路基板を作製する内層用回路基板作製工程であり、この
工程について図１を用いて説明する。なお、内層用回路
基板には、金属箔（一例として銅箔）を表面（本例では
両面）に被着形成した樹脂基板（両面銅張樹脂基板とい
う）を用いる。図１(a) は銅箔１１を表面に被着形成し
た樹脂基板１２の断面図を示す。１４は半導体素子を収
納するキャビティ１６を形成するため樹脂基板１２に設
けた開口部である。樹脂基板１２はガラス・エポキシ、
ガラス・ポリイミド、ＢＴレジンといった電気的絶縁性
を有する樹脂材を基材としている。
【００１５】図１(b) はこの樹脂基板１２に対しエッチ
ング処理を施して、表面に配線パターン１８を形成した
内層用回路基板（以下、単に内層基板とも言う）２０ａ
を形成した状態を示す。配線パターン１８は銅箔１１の
表面にレジストを塗布し、形成すべきパターンにしたが
って露光してレジストパターンを形成し、レジストが被
覆された部位以外の銅箔１１をエッチングして除去する
ことによって形成される。
ング処理を施して、表面に配線パターン１８を形成した
内層用回路基板（以下、単に内層基板とも言う）２０ａ
を形成した状態を示す。配線パターン１８は銅箔１１の
表面にレジストを塗布し、形成すべきパターンにしたが
って露光してレジストパターンを形成し、レジストが被
覆された部位以外の銅箔１１をエッチングして除去する
ことによって形成される。
【００１６】ワイヤボンディングにより半導体素子と接
続する配線パターン１８のボンディング部はこの開口部
１４の周縁部近傍に形成される。内層基板２０ａに設け
る開口部１４は内層基板２０ａを積層して積層体を形成
した際に、各段の内層基板２０ａのボンディング部の領
域が確保されるように内層基板２０ａごとあらかじめ開
口部１４のサイズを設定する。開口部の開口面積は内層
基板２０ａを積層しキャビティ１６を形成した際にキャ
ビティ１６の上方に位置するに従い大きくなる。
続する配線パターン１８のボンディング部はこの開口部
１４の周縁部近傍に形成される。内層基板２０ａに設け
る開口部１４は内層基板２０ａを積層して積層体を形成
した際に、各段の内層基板２０ａのボンディング部の領
域が確保されるように内層基板２０ａごとあらかじめ開
口部１４のサイズを設定する。開口部の開口面積は内層
基板２０ａを積層しキャビティ１６を形成した際にキャ
ビティ１６の上方に位置するに従い大きくなる。
【００１７】銅箔１１をエッチングして配線パターン１
８を形成した後、配線パターン１８のボンディング部を
保護する保護被膜を形成する。この例では内層基板２０
ａの上面に感光性レジスト４０を塗布し（図１(c) ）、
感光性レジスト４０を露光して配線パターン１８のボン
ディング部以外の感光性レジスト４０を溶解除去するこ
とにより保護被膜４０ａを形成する。図１(d) は配線パ
ターン１８のボンディング部に保護被膜４０ａが形成さ
れた状態を示す。なお、この工程はボンディング部を保
護する必要性が低い場合には必ずしも行わなくともよ
い。
８を形成した後、配線パターン１８のボンディング部を
保護する保護被膜を形成する。この例では内層基板２０
ａの上面に感光性レジスト４０を塗布し（図１(c) ）、
感光性レジスト４０を露光して配線パターン１８のボン
ディング部以外の感光性レジスト４０を溶解除去するこ
とにより保護被膜４０ａを形成する。図１(d) は配線パ
ターン１８のボンディング部に保護被膜４０ａが形成さ
れた状態を示す。なお、この工程はボンディング部を保
護する必要性が低い場合には必ずしも行わなくともよ
い。
【００１８】内層基板２０ａは接着シート２２（プリプ
レグ）を各層間に挟んで接着するから、内層基板２０ａ
の下面にはとくに保護被膜４０ａを設けなくともよい。
保護被膜４０ａは配線パターン１８のボンディング部を
保護するとともに、最終的には除去して本来の配線パタ
ーン１８の表面を露出させるためのものである。したが
って、ここで使用している感光性レジスト４０はアルカ
リ溶剤等によって後工程で簡単に除去できるものを使用
するのがよい。
レグ）を各層間に挟んで接着するから、内層基板２０ａ
の下面にはとくに保護被膜４０ａを設けなくともよい。
保護被膜４０ａは配線パターン１８のボンディング部を
保護するとともに、最終的には除去して本来の配線パタ
ーン１８の表面を露出させるためのものである。したが
って、ここで使用している感光性レジスト４０はアルカ
リ溶剤等によって後工程で簡単に除去できるものを使用
するのがよい。
【００１９】配線パターン１８のボンディング部を保護
被膜４０ａで被覆した後、内層基板２０ａの両面にレジ
スト４２を塗布し、内層基板２０ａの表面を平坦面にす
る（図１(e) ）。レジスト４２は配線パターン１８を形
成したことによって内層基板２０ａの表面に生じた凹凸
をならすように所定の厚さで塗布する。レジスト４２は
印刷法等で塗布するが、配線パターン１８のボンディン
グ部は保護被膜４０ａで被覆してあるから、レジスト４
２を塗布する際にボンディング部にレジスト４２が付着
することが防止できて好適である。レジスト４２にはソ
ルダーレジストなどが用いられる。
被膜４０ａで被覆した後、内層基板２０ａの両面にレジ
スト４２を塗布し、内層基板２０ａの表面を平坦面にす
る（図１(e) ）。レジスト４２は配線パターン１８を形
成したことによって内層基板２０ａの表面に生じた凹凸
をならすように所定の厚さで塗布する。レジスト４２は
印刷法等で塗布するが、配線パターン１８のボンディン
グ部は保護被膜４０ａで被覆してあるから、レジスト４
２を塗布する際にボンディング部にレジスト４２が付着
することが防止できて好適である。レジスト４２にはソ
ルダーレジストなどが用いられる。
【００２０】本例で内層基板２０ａの表面にレジスト４
２を塗布するのは、内層基板２０ａの表面を平坦面にす
ることで接着シート２２のキャビティ内への流れ出しを
抑え、また基板間（層間）のボイドを防いで基板が確実
に接着され積層されるようにするためである。なお、接
着シート２２の材質によってはレジスト４２を塗布せず
に各基板を接着することが可能である。したがって、内
層基板２０ａにレジスト４２を塗布する工程は必須の工
程ではない。
２を塗布するのは、内層基板２０ａの表面を平坦面にす
ることで接着シート２２のキャビティ内への流れ出しを
抑え、また基板間（層間）のボイドを防いで基板が確実
に接着され積層されるようにするためである。なお、接
着シート２２の材質によってはレジスト４２を塗布せず
に各基板を接着することが可能である。したがって、内
層基板２０ａにレジスト４２を塗布する工程は必須の工
程ではない。
【００２１】次に第２の工程は、複数の上記内層用回路
基板２０ａと開口部を有しない２枚の外層用回路基板２
０ｂを、外層用回路基板２０ｂで複数の内層用回路基板
２０ａを挟んで貼り合わせて積層体を形成する積層体形
成工程である。各回路基板２０ａ、２０ｂの接合は、各
回路基板間に接着シート２２を挟んで複数枚貼り合わせ
て積層体を形成する。図２は内層基板２０ａを２枚貼り
合わせた積層体の要部を拡大した図である。この積層体
は、積層体の最外部の基板については開口部１４を有し
ない外層用回路基板（以下、単に外層基板とも言う）２
０ｂを使用し、外層基板２０ｂで内層基板２０ａを挟み
４層構造とすることによってキャビティ１６が密閉され
たものである。
基板２０ａと開口部を有しない２枚の外層用回路基板２
０ｂを、外層用回路基板２０ｂで複数の内層用回路基板
２０ａを挟んで貼り合わせて積層体を形成する積層体形
成工程である。各回路基板２０ａ、２０ｂの接合は、各
回路基板間に接着シート２２を挟んで複数枚貼り合わせ
て積層体を形成する。図２は内層基板２０ａを２枚貼り
合わせた積層体の要部を拡大した図である。この積層体
は、積層体の最外部の基板については開口部１４を有し
ない外層用回路基板（以下、単に外層基板とも言う）２
０ｂを使用し、外層基板２０ｂで内層基板２０ａを挟み
４層構造とすることによってキャビティ１６が密閉され
たものである。
【００２２】本実施形態では接着シート２２としてプリ
プレグと呼ばれるシート材を使用した。プリプレグはガ
ラス繊維を接着剤でシート状に固めたもので、プリプレ
グを内層基板２０ａの間および内層基板２０ａと外層基
板２０ｂとの間に挟み、真空中で加圧しつつ一定時間加
熱することによって完全に接着剤が硬化し一体化された
積層体を得ることができる。なお、各回路基板２０ａ、
２０ｂを積層して加熱加圧する際に、キャビティ１６内
にキャビティ形状をした中子を入れておくと均一に加圧
できる。
プレグと呼ばれるシート材を使用した。プリプレグはガ
ラス繊維を接着剤でシート状に固めたもので、プリプレ
グを内層基板２０ａの間および内層基板２０ａと外層基
板２０ｂとの間に挟み、真空中で加圧しつつ一定時間加
熱することによって完全に接着剤が硬化し一体化された
積層体を得ることができる。なお、各回路基板２０ａ、
２０ｂを積層して加熱加圧する際に、キャビティ１６内
にキャビティ形状をした中子を入れておくと均一に加圧
できる。
【００２３】配線パターン１８のボンディング部を被覆
する保護被膜４０ａはこの積層体を貼り合わせて一体形
成する工程において、接着シート２２から流れ出す接着
剤の流れ止めとして作用し、ボンディング部に接着剤が
付着することを防止する。また、接着シート２２と内層
基板２０ａを位置合わせして重ね合わせるといった工程
中に接着シート２２から微小な破片（ガラス繊維片な
ど）が配線パターン１８上に落ちる場合があるが、この
ような場合でもボンディング部が保護被膜４０ａで被覆
されているからボンディング部が汚れることを防止する
ことができる。
する保護被膜４０ａはこの積層体を貼り合わせて一体形
成する工程において、接着シート２２から流れ出す接着
剤の流れ止めとして作用し、ボンディング部に接着剤が
付着することを防止する。また、接着シート２２と内層
基板２０ａを位置合わせして重ね合わせるといった工程
中に接着シート２２から微小な破片（ガラス繊維片な
ど）が配線パターン１８上に落ちる場合があるが、この
ような場合でもボンディング部が保護被膜４０ａで被覆
されているからボンディング部が汚れることを防止する
ことができる。
【００２４】次に第３の工程は、積層体にスルーホール
用の貫通孔４４を形成し、貫通孔４４の内壁面および外
層基板２０ｂの外面の銅箔部分に銅めっき（本実施の形
態では一例として無電解銅めっきおよび電解銅めっき）
を施す第１めっき工程であり、図３と図４を用いて説明
する。貫通孔４４は積層体にドリル加工を施して穿設す
る。図３はスルーホールの形成位置に貫通孔４４をあけ
た状態を示す。なお、内層基板２０ａの配線パターン１
８はこのスルーホールと導通をとるか否か、あらかじめ
設定されてパターンが形成されている。
用の貫通孔４４を形成し、貫通孔４４の内壁面および外
層基板２０ｂの外面の銅箔部分に銅めっき（本実施の形
態では一例として無電解銅めっきおよび電解銅めっき）
を施す第１めっき工程であり、図３と図４を用いて説明
する。貫通孔４４は積層体にドリル加工を施して穿設す
る。図３はスルーホールの形成位置に貫通孔４４をあけ
た状態を示す。なお、内層基板２０ａの配線パターン１
８はこのスルーホールと導通をとるか否か、あらかじめ
設定されてパターンが形成されている。
【００２５】さらにこの工程では、無電解銅めっきを施
し、貫通孔４４の内壁面、および外層基板２０ｂの外面
の銅箔１１部分に無電解銅めっき皮膜４６を形成し、さ
らに電解銅めっきを施して前記無電解銅めっき皮膜４６
上に電解銅めっき皮膜４８を形成する。図４は無電解銅
めっきおよび電解銅めっきを施した後の状態を示す。こ
れにより、各回路基板の配線パターン間を電気的に接続
するスルーホール４５が形成される。
し、貫通孔４４の内壁面、および外層基板２０ｂの外面
の銅箔１１部分に無電解銅めっき皮膜４６を形成し、さ
らに電解銅めっきを施して前記無電解銅めっき皮膜４６
上に電解銅めっき皮膜４８を形成する。図４は無電解銅
めっきおよび電解銅めっきを施した後の状態を示す。こ
れにより、各回路基板の配線パターン間を電気的に接続
するスルーホール４５が形成される。
【００２６】次に第４の工程は、貫通孔４４の内壁面、
および外層基板２０ｂの外面の銅箔１１部分に施した電
解銅めっき皮膜４８の上に、ニッケルめっきを行うニッ
ケルめっき工程である。ニッケルめっき（無電解めっき
若しくは電解めっき）を施し、貫通孔４４の内壁面、お
よび外層基板２０ｂの外面の銅箔１１部分に形成された
電解銅めっき皮膜４８上に、第１のニッケルめっき皮膜
５８を形成する。この第１のニッケルめっき皮膜５８の
厚さは、１〜３０ミクロン程度とする。図５は第１のニ
ッケルめっき皮膜５８が形成された状態を示す。
および外層基板２０ｂの外面の銅箔１１部分に施した電
解銅めっき皮膜４８の上に、ニッケルめっきを行うニッ
ケルめっき工程である。ニッケルめっき（無電解めっき
若しくは電解めっき）を施し、貫通孔４４の内壁面、お
よび外層基板２０ｂの外面の銅箔１１部分に形成された
電解銅めっき皮膜４８上に、第１のニッケルめっき皮膜
５８を形成する。この第１のニッケルめっき皮膜５８の
厚さは、１〜３０ミクロン程度とする。図５は第１のニ
ッケルめっき皮膜５８が形成された状態を示す。
【００２７】次に第５の工程は、フォトレジスト膜を外
層基板２０ｂの外面に被覆して露光、現像およびエッチ
ングを行して、外層基板２０ｂの外面に外部配線パター
ンを形成する外部配線パターン形成工程である。外層基
板２０ｂの外面の導体層である第１のニッケルめっき皮
膜５８、電解銅めっき皮膜４８、無電解銅めっき皮膜４
６および銅箔１１をエッチングして配線パターンを形成
する（図６）。基板２０ｂの外面に形成する配線パター
ンとしてははんだボールなどの外部接続端子が接合され
るランド２６ａ、あるいはコンデンサや抵抗体などの電
子部品を接続するための接合部２６ｂ、ランド２６ａや
接合部２６ｂやスルーホール４５間を連絡する配線用パ
ターン（不図示）あるいは放熱板３０を取り付けるため
の枠状の導体部２６ｃ等がある。なお、配線パターンは
外層基板２０ｂの外面全体をフォトレジスト膜で被覆
し、形成すべきパターンにしたがって露光、現像を行っ
てレジストパターンを第１のニッケルめっき皮膜５８上
に形成する。その後、レジストが被覆された部位以外の
導体層（第１のニッケルめっき皮膜５８、電解銅めっき
皮膜４８、無電解銅めっき皮膜４６および銅箔１１）を
エッチング除去して形成する。
層基板２０ｂの外面に被覆して露光、現像およびエッチ
ングを行して、外層基板２０ｂの外面に外部配線パター
ンを形成する外部配線パターン形成工程である。外層基
板２０ｂの外面の導体層である第１のニッケルめっき皮
膜５８、電解銅めっき皮膜４８、無電解銅めっき皮膜４
６および銅箔１１をエッチングして配線パターンを形成
する（図６）。基板２０ｂの外面に形成する配線パター
ンとしてははんだボールなどの外部接続端子が接合され
るランド２６ａ、あるいはコンデンサや抵抗体などの電
子部品を接続するための接合部２６ｂ、ランド２６ａや
接合部２６ｂやスルーホール４５間を連絡する配線用パ
ターン（不図示）あるいは放熱板３０を取り付けるため
の枠状の導体部２６ｃ等がある。なお、配線パターンは
外層基板２０ｂの外面全体をフォトレジスト膜で被覆
し、形成すべきパターンにしたがって露光、現像を行っ
てレジストパターンを第１のニッケルめっき皮膜５８上
に形成する。その後、レジストが被覆された部位以外の
導体層（第１のニッケルめっき皮膜５８、電解銅めっき
皮膜４８、無電解銅めっき皮膜４６および銅箔１１）を
エッチング除去して形成する。
【００２８】また、本実施の形態では図６に示すように
この導体部２６ｃの内周縁を、後の工程において基板２
０ｂにあけられてキャビティ１６の一部を構成する開口
部１４の開口縁から所定距離Ｄ後退するように形成して
いる。この所定距離（後退距離とも言う）Ｄとは一例と
して 0.1〜0.2 ミリメートル程度である。なお、導体部
２６ｃの大きさを開口部１４の開口縁と一致させる構成
としてもよい。
この導体部２６ｃの内周縁を、後の工程において基板２
０ｂにあけられてキャビティ１６の一部を構成する開口
部１４の開口縁から所定距離Ｄ後退するように形成して
いる。この所定距離（後退距離とも言う）Ｄとは一例と
して 0.1〜0.2 ミリメートル程度である。なお、導体部
２６ｃの大きさを開口部１４の開口縁と一致させる構成
としてもよい。
【００２９】以上の如く、積層体に貫通孔４４を形成
し、無電解銅めっきおよび電解銅めっきを施す第３の工
程、ニッケルめっきを施す第４の工程、ニッケルめっき
皮膜５８と電解銅めっき皮膜４８及び無電解銅めっき皮
膜４６と銅箔１１をエッチングして配線パターンを形成
する第５の工程では、積層体の内部の内層基板２０ａは
完全に外部から遮断されている。したがって、内層基板
２０ａの配線パターン１８（主にキャビティ１６内に露
出したワイヤボンディング部）が、無電解銅めっきや電
解銅めっきやニッケルめっきが施されて厚くなって幅広
になり、互いに短絡するといった心配やめっき液やエッ
チング液で侵されるといった心配がまったくない。
し、無電解銅めっきおよび電解銅めっきを施す第３の工
程、ニッケルめっきを施す第４の工程、ニッケルめっき
皮膜５８と電解銅めっき皮膜４８及び無電解銅めっき皮
膜４６と銅箔１１をエッチングして配線パターンを形成
する第５の工程では、積層体の内部の内層基板２０ａは
完全に外部から遮断されている。したがって、内層基板
２０ａの配線パターン１８（主にキャビティ１６内に露
出したワイヤボンディング部）が、無電解銅めっきや電
解銅めっきやニッケルめっきが施されて厚くなって幅広
になり、互いに短絡するといった心配やめっき液やエッ
チング液で侵されるといった心配がまったくない。
【００３０】次に第６の工程は、図７に示すように外層
基板２０ｂの外面に形成した配線パターンの保護のた
め、少なくともスルーホール４５を除いてソルダーレジ
スト等の保護膜２８を形成する工程である。なお、保護
膜２８を形成しない部位としてはスルーホール４５の他
に、はんだボールなどの外部接続端子が接合されるラン
ド２６ａ、あるいはコンデンサや抵抗体などの電子部品
を接続するための接合部２６ｂ、あるいは銅等の金属板
からなる放熱板３０を取り付けるための枠状の導体部２
６ｃ等がある。
基板２０ｂの外面に形成した配線パターンの保護のた
め、少なくともスルーホール４５を除いてソルダーレジ
スト等の保護膜２８を形成する工程である。なお、保護
膜２８を形成しない部位としてはスルーホール４５の他
に、はんだボールなどの外部接続端子が接合されるラン
ド２６ａ、あるいはコンデンサや抵抗体などの電子部品
を接続するための接合部２６ｂ、あるいは銅等の金属板
からなる放熱板３０を取り付けるための枠状の導体部２
６ｃ等がある。
【００３１】次に第７の工程は、キャビティ１６を密閉
していた外層基板２０ｂの少なくとも一方に内層基板２
０ａの開口部１４に対応して開口部６０を設け、キャビ
ティ１６を開口させるキャビティ開口工程である。本実
施の形態では、一例として図８に示すように２枚の外層
基板２０ｂの両方に開口部６０を設けてキャビティ１６
を開口させる。なお、開口作業はルーター等を用いて行
う。また、内層基板２０ａの配線パターン１８のボンデ
ィング部に保護被膜４０ａを形成する工程を行った場合
には、外層基板２０ｂを開口した際には内層基板２０ａ
の配線パターン１８のボンディング部には保護被膜４０
ａが形成されているから、アルカリ溶剤等の溶剤を用い
て保護被膜４０ａを除去し、ここではじめてキャビティ
１６内の配線パターン１８を露出させる。保護被膜４０
ａは溶剤で簡単に溶解除去することができ、内層基板２
０ａの配線パターン１８や他の導体部等に悪影響を与え
ずに取り除くことができる。
していた外層基板２０ｂの少なくとも一方に内層基板２
０ａの開口部１４に対応して開口部６０を設け、キャビ
ティ１６を開口させるキャビティ開口工程である。本実
施の形態では、一例として図８に示すように２枚の外層
基板２０ｂの両方に開口部６０を設けてキャビティ１６
を開口させる。なお、開口作業はルーター等を用いて行
う。また、内層基板２０ａの配線パターン１８のボンデ
ィング部に保護被膜４０ａを形成する工程を行った場合
には、外層基板２０ｂを開口した際には内層基板２０ａ
の配線パターン１８のボンディング部には保護被膜４０
ａが形成されているから、アルカリ溶剤等の溶剤を用い
て保護被膜４０ａを除去し、ここではじめてキャビティ
１６内の配線パターン１８を露出させる。保護被膜４０
ａは溶剤で簡単に溶解除去することができ、内層基板２
０ａの配線パターン１８や他の導体部等に悪影響を与え
ずに取り除くことができる。
【００３２】次に第８の工程は、ボンディング部と半導
体素子との電気的接続を確実にするため、ボンディング
部に下地ニッケルめっきと金めっきを施し、ニッケル−
金めっき皮膜５０を形成する第２めっき工程である。こ
のニッケル−金めっき皮膜５０は図９に示すように配線
パターン１８と導通するランド２６ａ、接合部２６ｂ、
導体部２６ｃ、スルーホール４５などの部分にも形成さ
れる。この第２めっき工程において形成されるめっき皮
膜５０の厚さは、ニッケルめっき皮膜は１〜１０ミクロ
ン、金めっき皮膜は０．１〜３ミクロン程度である。
体素子との電気的接続を確実にするため、ボンディング
部に下地ニッケルめっきと金めっきを施し、ニッケル−
金めっき皮膜５０を形成する第２めっき工程である。こ
のニッケル−金めっき皮膜５０は図９に示すように配線
パターン１８と導通するランド２６ａ、接合部２６ｂ、
導体部２６ｃ、スルーホール４５などの部分にも形成さ
れる。この第２めっき工程において形成されるめっき皮
膜５０の厚さは、ニッケルめっき皮膜は１〜１０ミクロ
ン、金めっき皮膜は０．１〜３ミクロン程度である。
【００３３】上記工程後、放熱板３０、電子部品５２を
図８の一点鎖線で示すようにはんだにより取り付ける。
こうして、内層基板２０ａ、外層基板２０ｂを多層形成
し、放熱板３０を取り付けた半導体パッケージが得られ
る。なお、放熱板３０は銅板の表面にニッケルめっきま
たはニッケルめっきと金めっきが施されて成る。そして
半導体パッケージのキャビティ１６内に半導体素子３４
を搭載して半導体装置が製造できる。この方法によれ
ば、スルーホール４５へ無電解銅めっきと電解銅めっき
を施す際、またニッケルめっきを施す際における内層用
回路基板の配線パターンのボンディング部のマスキング
作業およびめっき作業後のマスキングの除去作業が不要
となり、作業性が向上すると共に、スルーホール４５の
内壁面に２層以上のニッケルめっき皮膜を形成すること
ができ、耐熱衝撃性の高いスルーホール４５を形成する
ことが可能となる。
図８の一点鎖線で示すようにはんだにより取り付ける。
こうして、内層基板２０ａ、外層基板２０ｂを多層形成
し、放熱板３０を取り付けた半導体パッケージが得られ
る。なお、放熱板３０は銅板の表面にニッケルめっきま
たはニッケルめっきと金めっきが施されて成る。そして
半導体パッケージのキャビティ１６内に半導体素子３４
を搭載して半導体装置が製造できる。この方法によれ
ば、スルーホール４５へ無電解銅めっきと電解銅めっき
を施す際、またニッケルめっきを施す際における内層用
回路基板の配線パターンのボンディング部のマスキング
作業およびめっき作業後のマスキングの除去作業が不要
となり、作業性が向上すると共に、スルーホール４５の
内壁面に２層以上のニッケルめっき皮膜を形成すること
ができ、耐熱衝撃性の高いスルーホール４５を形成する
ことが可能となる。
【００３４】実際に熱衝撃試験を行った結果を図１０に
示す。この図１０から明らかなように、本発明に係る方
法により製造した半導体パッケージは、下記条件の元で
ピン挿入してはんだ溶着する方法やはんだを充填する方
法と同じように、１０００サイクル以上の高信頼性を確
保できる。熱衝撃試験条件は、ＭＩＬ−ＳＴＤ−８８３
Ｃ，Ｍｅｔｈｏｄ１０１０，ＴＥＭＰＣＹＣＬＥ，Ｃｏ
ｎｄｉｔｉｏｎ，−５５℃／１２５℃，３０分／３０分
である。
示す。この図１０から明らかなように、本発明に係る方
法により製造した半導体パッケージは、下記条件の元で
ピン挿入してはんだ溶着する方法やはんだを充填する方
法と同じように、１０００サイクル以上の高信頼性を確
保できる。熱衝撃試験条件は、ＭＩＬ−ＳＴＤ−８８３
Ｃ，Ｍｅｔｈｏｄ１０１０，ＴＥＭＰＣＹＣＬＥ，Ｃｏ
ｎｄｉｔｉｏｎ，−５５℃／１２５℃，３０分／３０分
である。
【００３５】また、スルーホール内に施す第１層目のニ
ッケルめっき工程を、第１めっき工程と外部配線パター
ン形成工程との間で行うのに代えて、外部配線パターン
形成工程（第５の工程）とキャビティ開口工程（第７の
工程）との間で行うようにしても良い。本実施の形態で
は、外部配線パターン形成工程とキャビティ開口工程と
の間には、保護膜２８を形成する第６の工程が存在する
が、第１層目のニッケルめっき工程は、第５の工程と第
６の工程との間で行うようにしても良いし、また第６の
工程と第７の工程との間で行うようにしても良い。
ッケルめっき工程を、第１めっき工程と外部配線パター
ン形成工程との間で行うのに代えて、外部配線パターン
形成工程（第５の工程）とキャビティ開口工程（第７の
工程）との間で行うようにしても良い。本実施の形態で
は、外部配線パターン形成工程とキャビティ開口工程と
の間には、保護膜２８を形成する第６の工程が存在する
が、第１層目のニッケルめっき工程は、第５の工程と第
６の工程との間で行うようにしても良いし、また第６の
工程と第７の工程との間で行うようにしても良い。
【００３６】すなわち、スルーホール４５の内壁面に施
す第１層目のニッケルめっき工程は、第３の工程（積層
体にスルーホール用の貫通孔４４を形成し、貫通孔４４
の内壁面に無電解銅めっきおよび電解銅めっきを施す第
１めっき工程）終了後、第７の工程（キャビティ開口工
程）の前であれば、いずれの時に行うようにしてもよ
く、また１回に限定されずに２回、３回と複数回実施す
るようにしても良い。
す第１層目のニッケルめっき工程は、第３の工程（積層
体にスルーホール用の貫通孔４４を形成し、貫通孔４４
の内壁面に無電解銅めっきおよび電解銅めっきを施す第
１めっき工程）終了後、第７の工程（キャビティ開口工
程）の前であれば、いずれの時に行うようにしてもよ
く、また１回に限定されずに２回、３回と複数回実施す
るようにしても良い。
【００３７】また、第１層目のニッケルめっき工程に代
えて、ニッケル−コバルト合金めっき工程、ニッケル−
タングステン合金めっき工程、若しくはニッケル−タン
グステン−コバルト合金めっき工程のいずれかを行うよ
うにし、ニッケルめっきに代わる信頼性の高いめっき皮
膜を形成するようにしても良い。
えて、ニッケル−コバルト合金めっき工程、ニッケル−
タングステン合金めっき工程、若しくはニッケル−タン
グステン−コバルト合金めっき工程のいずれかを行うよ
うにし、ニッケルめっきに代わる信頼性の高いめっき皮
膜を形成するようにしても良い。
【００３８】また、ニッケルめっきに代えて銅めっきを
２回施すことにより、耐熱衝撃性を向上させることが考
えられるが、銅めっきでニッケルめっきと同様な効果を
得る場合には３０ミクロン以上の厚さが必要となりま
す。しかし、これだけめっきが厚くなると、外部配線パ
ターンを高密度でファインに形成することができなくな
ったり、またスルーホールの内径もめっきによって小さ
くなるので、例えばＰＧＡの場合、スルーホールにピン
を挿入することが困難になります。また、ニッケルめっ
きに代えて金めっきを２回施すことも考えられますが、
銅めっきの場合と同様の問題が生ずると共に、コストが
高すぎるという問題も生じます。よって、これら理由に
より上述したニッケルめっき、ニッケル−コバルト合金
めっき、ニッケル−タングステン合金めっき、ニッケル
−タングステン−コバルト合金めっきを施すことが最適
である。
２回施すことにより、耐熱衝撃性を向上させることが考
えられるが、銅めっきでニッケルめっきと同様な効果を
得る場合には３０ミクロン以上の厚さが必要となりま
す。しかし、これだけめっきが厚くなると、外部配線パ
ターンを高密度でファインに形成することができなくな
ったり、またスルーホールの内径もめっきによって小さ
くなるので、例えばＰＧＡの場合、スルーホールにピン
を挿入することが困難になります。また、ニッケルめっ
きに代えて金めっきを２回施すことも考えられますが、
銅めっきの場合と同様の問題が生ずると共に、コストが
高すぎるという問題も生じます。よって、これら理由に
より上述したニッケルめっき、ニッケル−コバルト合金
めっき、ニッケル−タングステン合金めっき、ニッケル
−タングステン−コバルト合金めっきを施すことが最適
である。
【００３９】上記実施形態では一例としてＰＬＧＡを用
いて説明したが、外部接続端子２４としてはんだボール
を使用したＰＢＧＡや外部接続端子２４としてリードピ
ンを使用したＰＰＧＡにも適用できる。
いて説明したが、外部接続端子２４としてはんだボール
を使用したＰＢＧＡや外部接続端子２４としてリードピ
ンを使用したＰＰＧＡにも適用できる。
【００４０】
【発明の効果】本発明に係る半導体パッケージの製造方
法によれば、スルーホールへ無電解銅めっきと電解銅め
っきを施す際、またニッケルめっきを施す際における内
層用回路基板の配線パターンのボンディング部のマスキ
ング作業およびめっき作業後のマスキングの除去作業が
不要となり、作業性が向上すると共に、スルーホール内
に２層以上のニッケルめっき皮膜を形成することがで
き、耐熱衝撃性の高いスルーホールを形成することが可
能となるという効果を奏する。
法によれば、スルーホールへ無電解銅めっきと電解銅め
っきを施す際、またニッケルめっきを施す際における内
層用回路基板の配線パターンのボンディング部のマスキ
ング作業およびめっき作業後のマスキングの除去作業が
不要となり、作業性が向上すると共に、スルーホール内
に２層以上のニッケルめっき皮膜を形成することがで
き、耐熱衝撃性の高いスルーホールを形成することが可
能となるという効果を奏する。
【図１】半導体パッケージの製造に用いる内層用回路基
板の製造工程を示す説明図である。
板の製造工程を示す説明図である。
【図２】内層用回路基板と外層用回路基板を積層した積
層体の断面図である。
層体の断面図である。
【図３】基板の積層体に貫通孔を設けた状態の断面図で
ある。
ある。
【図４】貫通孔に銅めっきを施し、スルーホールを形成
した状態の断面図である。
した状態の断面図である。
【図５】図４で形成した銅めっき皮膜上にニッケルめっ
き皮膜を形成した断面図である。
き皮膜を形成した断面図である。
【図６】基板のニッケルめっき皮膜、銅めっき皮膜およ
び銅箔をパターン形成した断面図である。
び銅箔をパターン形成した断面図である。
【図７】外層基板の外面に保護膜を形成した断面図であ
る。
る。
【図８】外層基板に開口部を設けてキャビティを開口さ
せた状態の断面図である。
せた状態の断面図である。
【図９】キャビティ内のボンディング部やスルーホール
にニッケル−金めっき皮膜を形成した断面図である。
にニッケル−金めっき皮膜を形成した断面図である。
【図１０】本発明に係る製造方法と従来の製造方法とに
より形成された半導体パッケージの熱衝撃試験の結果を
示す図表である。
より形成された半導体パッケージの熱衝撃試験の結果を
示す図表である。
【図１１】従来の半導体パッケージの断面図である。
【符号の説明】 １１ 銅箔 １４ 開口部（内層基板） １６ キャビティ １８ 配線パターン ２０ａ 内層基板 ２０ｂ 外層基板 ２２ 接着シート ２６ｃ 導体部 ２８ ソルダーレジスト等の保護膜 ３０ 放熱板 ４４ 貫通孔 ４６ 無電解銅めっき皮膜 ４８ 電解銅めっき皮膜 ５０ ニッケル−金めっき皮膜 ５４ はんだ ５８ ニッケルめっき皮膜（１層目） ６０ 開口部（外層基板）
Claims (3)
- 【請求項１】 積層された複数枚の樹脂基板に半導体素
子を収納するキャビティ、スルーホールならびに配線パ
ターンが形成され、該スルーホールならびに所要の配線
パターン上にはニッケル−金めっき皮膜が形成されてな
る半導体パッケージの製造方法において、 表面に金属箔が被着形成された樹脂基板に前記キャビテ
ィを形成する開口部を設けると共に、エッチング処理を
施して表面に内部配線パターンを形成した内層用回路基
板を作製する内層用回路基板作製工程と、 複数の前記内層用回路基板と開口部を有しない２枚の外
層用回路基板とを、該外層用回路基板で複数の内層用回
路基板を挟んで貼り合わせて積層体を形成する積層体形
成工程と、 該積層体にスルーホール用の貫通孔を形成し、該貫通孔
の内壁面および前記外層用回路基板の外面に被着形成さ
れた金属箔に銅めっきを施す第１めっき工程と、 前記外層用回路基板の外面の金属箔と銅めっきとをエッ
チングして、該外層用回路基板の外面に外部配線パター
ンを形成する外部配線パターン形成工程と、 前記外層用回路基板の少なくとも一方に前記内層用回路
基板の開口部に対応して開口部を設けて、前記キャビテ
ィを開口するキャビティ開口工程と、 該キャビティ内の前記内部配線パターンにニッケルめっ
きと金めっきを施す第２めっき工程とを有し、 前記第１めっき工程と前記外部配線パターン形成工程と
の間、若しくは外部配線パターン形成工程と前記キャビ
ティ開口工程との間のうちの少なくとも一方において前
記外層用回路基板でキャビティ部分に蓋をした状態で少
なくとも前記スルーホールにニッケルめっきを施すニッ
ケルめっき工程とを有することを特徴とする半導体パッ
ケージの製造方法。 - 【請求項２】 前記ニッケルめっき工程のおけるめっき
厚は１〜３０ミクロンとすることを特徴とする請求項１
記載の半導体パッケージの製造方法。 - 【請求項３】 前記ニッケルめっき工程に代えて、ニッ
ケル−コバルト合金めっき工程、ニッケル−タングステ
ン合金めっき工程、若しくはニッケル−タングステン−
コバルト合金めっき工程のいずれかを行うことを特徴と
する請求項１または２記載の半導体パッケージの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027725A JPH10223800A (ja) | 1997-02-12 | 1997-02-12 | 半導体パッケージの製造方法 |
| US09/021,047 US6074567A (en) | 1997-02-12 | 1998-02-09 | Method for producing a semiconductor package |
| TW087101817A TW390003B (en) | 1997-02-12 | 1998-02-11 | Method for producing a semiconductor package |
| KR1019980004155A KR100285116B1 (ko) | 1997-02-12 | 1998-02-12 | 반도체패키지의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9027725A JPH10223800A (ja) | 1997-02-12 | 1997-02-12 | 半導体パッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223800A true JPH10223800A (ja) | 1998-08-21 |
Family
ID=12229004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9027725A Pending JPH10223800A (ja) | 1997-02-12 | 1997-02-12 | 半導体パッケージの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6074567A (ja) |
| JP (1) | JPH10223800A (ja) |
| KR (1) | KR100285116B1 (ja) |
| TW (1) | TW390003B (ja) |
Cited By (1)
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| TW527856B (en) * | 2001-02-16 | 2003-04-11 | Siemens Dematic Electronics As | Interconnection circuit and method of fabricating the same |
| KR100708042B1 (ko) * | 2001-07-28 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 섭스트레이트의 제조 방법 |
| JP3910387B2 (ja) * | 2001-08-24 | 2007-04-25 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法並びに半導体装置 |
| JP4202641B2 (ja) * | 2001-12-26 | 2008-12-24 | 富士通株式会社 | 回路基板及びその製造方法 |
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| KR101448852B1 (ko) * | 2008-01-29 | 2014-10-14 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR101352276B1 (ko) * | 2009-07-24 | 2014-01-16 | 엘지디스플레이 주식회사 | 발광다이오드의 방열장치와 이를 이용한 액정표시장치 |
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| CN114727497A (zh) * | 2022-04-26 | 2022-07-08 | 马鞍山海尊电子科技有限公司 | 一种电路板的印刷工艺 |
| US20230386833A1 (en) * | 2022-05-25 | 2023-11-30 | Applied Materials, Inc. | Selective metal removal with flowable polymer |
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|---|---|
| TW390003B (en) | 2000-05-11 |
| KR100285116B1 (ko) | 2001-06-01 |
| KR19980071293A (ko) | 1998-10-26 |
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