KR20060043291A - Ｂｇａ 패키지 및 그 제조 방법 - Google Patents

Ｂｇａ 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20060043291A
KR20060043291A KR1020050016929A KR20050016929A KR20060043291A KR 20060043291 A KR20060043291 A KR 20060043291A KR 1020050016929 A KR1020050016929 A KR 1020050016929A KR 20050016929 A KR20050016929 A KR 20050016929A KR 20060043291 A KR20060043291 A KR 20060043291A
Authority
KR
South Korea
Prior art keywords
bonding pad
bga package
package substrate
opening
etching portion
Prior art date
Application number
KR1020050016929A
Other languages
English (en)
Other versions
KR100632596B1 (ko
Inventor
이효수
이태곤
박성은
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to TW094108391A priority Critical patent/TWI301649B/zh
Priority to JP2005103428A priority patent/JP4359257B2/ja
Priority to US11/105,908 priority patent/US7414317B2/en
Publication of KR20060043291A publication Critical patent/KR20060043291A/ko
Application granted granted Critical
Publication of KR100632596B1 publication Critical patent/KR100632596B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 BGA 패키지 및 그 제작 방법에 관한 것으로서, BGA 패키지 기판에 형성된 본딩 패드를 노출된 영역에서 솔더 마스크에 피복된 일부 영역까지 에칭하여 측면은 일정 정도의 경사가 지고 바닥은 평평한 형상의 에칭부를 구현함으로써, 본딩 패드와 솔더 사이의 접착 면적을 증가시켜, 우수한 표면 특성 및 양호한 드랍 테스트 특성을 갖는 BGA 패키지를 제작할 수 있다는 효과를 갖는다.
BGA 패키지, 표면처리(finishing), 유기 솔더 보존제(OSP : Organic Solderability Preservatives), 본딩 패드, 단차, 접착면적, 금속간 화합물.

Description

ＢＧＡ 패키지 및 그 제조 방법{BGA package and manufacturing method thereof}
도 1은 종래의 BGA 패키지 기판(BGA)의 구성 단면도.
도 2는 종래의 유기 솔더 보존제(OSP)를 이용한 BGA 패키지 기판(BGA)의 공정 블럭도.
도 3은 종래의 BGA 패키지 공정중에 수반되는 열경화 처리에 의한 본딩 패드의 열적 데미지를 순차적으로 도시한 도면.
도 4는 종래의 BGA 패키지 공정중에 수반되는 열경화 처리에 의해 열적 데미지를 입은 유기 솔더 보존제에 의한 솔더과 본딩 패드간의 계면파괴를 나타내는 도면.
도 5는 종래의 BGA 패키지 공정에 의하여 형성된 1차원 형상을 갖는 본딩 패드의 단면도.
도 6은 종래의 BGA 패키지 공정에 의하여 형성된 1차원 형상을 갖는 본딩 패드에 부착된 솔더의 확대도.
도 7은 본 발명에 따른 BGA 패키지의 제작 순서도.
도 8은 본 발명에 따른 BGA 패키지 제작 과정을 도시한 공정도.
도 9는 본 발명에 따른 표면처리된 오목한 형상의 본딩 패드의 구성 단면도.
도 10은 본 발명에 따른 표면처리된 오목한 형상의 본딩 패드와 솔더 사이에 형성된 금속간 화합물의 확대도.
도 11은 본 발명에 따른 표면처리된 오목한 형상을 갖는 본딩 패드의 본딩 사이클에 대한 파손율의 추이를 도시한 그래프.
※ 도면의 주요 부분에 대한 설명
100 : 동박적층원판
110 : 절연체
120 : 동박
130 : 비아홀
140 : 도금층
150 : 회로패턴
160 : PSR
170 : 본딩패드
200 : 유기 솔더 보존재(OSP)
300 : 반도체 소자
310 : 접착부재
320 : 와이어
400 : 밀봉부재
500 : 용매제(post flux)
600 : 솔더
700 : 금속간 화합물(Intermetallic)
본 발명은 BGA 패키지 및 그 제조 방법에 관한 것이다.
보다 구체적으로는, 본딩 패드를 노출된 영역에서 솔더 마스크에 피복된 일부 영역까지 에칭하여 측면은 일정 정도의 경사가 지고 바닥은 평평한 형상의 에칭부를 구현함으로써 본딩 패드와 솔더 사이의 접착 면적을 증가시켜 본딩 패드에 대한 우수한 표면 특성 및 양호한 드랍 테스트 특성을 구현할 수 있는 BGA 패키지 그 제조 방법에 관한 것이다.
최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀그리드 어레이(Pin Grid Array; PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나, PGA 캐리어는 소형 캐리어상에 많은 리드를 설치할 수는 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다.
이러한 PGA에 따른 결점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대개 반 도체칩을 실장하는 패키지 기판으로서 사용되고 있다.
이와 같은 종래의 BGA 패키지 기판을 간략하게 설명하면, 도 1 에 도시한 바와 같이, 종래 핀(pin) 대신 솔더(solder ball)(60)가 형성되는 구조를 갖는다.
여기서, 도 1은 반도체 칩이 실장된 종래의 BGA 패키지에 대한 구성 단면도 이다.
즉, 동박 적층원판(이하, 'CCL'(Copper Clad Laminate) 이라고 함)(10)을 다수개 준비하여, 각각의 CCL(10) 상에 통상의 사진 식각 공정을 통하여 소정 형상의 회로패턴을 형성시킨다.
이후, 소정 형상의 회로패턴이 형성된 각각의 CCL(10)을 가압하여 적층시키고, 상기 적층된 각각의 CCL(10)상에 형성된 회로패턴을 상호 도통시키기 위한 비아홀(20)을 가공한 후 동막(30)의 도금 작업으로 비아홀(20)을 도통시킨다.
이후, 상기 적층된 CCL(10) 구조의 일측면상에 형성된 동박(30)에 반도체칩 (40)이 접속되는 본딩 패드, 즉 본드 핑거(bond finger)(50)용 회로패턴을 일정 정도의 사진식각 공정을 통하여 형성시키며, 상기 적층된 CCL(10) 구조의 다른 일측면상에 형성된 동박(30)에 솔더(60)이 부착되는 본딩 패드, 즉 솔더 패드(70)용 회로패턴을 또한 형성시킨다.
상술한 바와 같이 CCL(10)의 동박(30)에 소정 형상의 본딩 패드(50),(70)를 형성하기 위한 회로패턴을 형성한 후, 상기 동박(30)에 형성된 회로패턴을 보호하는 동시에 솔더링 공정에서 회로패턴 사이에 솔더 브리지(땜납 걸침) 현상을 방지하기 위하여 PSR ink(Photo Imageable Solder Resist Mask ink)를 도포시켜 솔더 마스크(80)를 형성한다.
이후, 상기 본딩 패드를 오픈시키기 위한 회로패턴이 형성된 디아조 필름을 이용하여 상기 솔더 마스크(80)에 대한 경화처리를 수행하여 본드 핑커(50) 또는 솔더 패드(70) 등의 본딩 패드가 형성될 영역에 도포된 솔더 마스크(80)를 제거함으로써, 본드 핑커(50) 또는 솔더 패드(70)를 형성시킨다.
상술한 바와 같이 본드 핑거(40) 또는 솔더 패드(70) 등의 본딩 패드를 형성시킨 후, 본딩 패드에 대해 무전해 금도금을 수행하여 Ni/Au 도금층(90)을 형성시켜 본딩 패드의 산화를 방지하는 표면처리처리(finishing)를 수행한다.
이를 보다 구체적으로 설명하면, 본드 핑커(50) 또는 솔더 패드(70) 등의 본딩 패드에 소정 높이, 보다 구체적으로는 3 ~ 5㎛ 정도의 니켈 도금을 수행하여 니켈 도금층(91)을 형성한다.
여기서, 상기 본딩 패드(50),(70)에 니켈 도금을 먼저 수행하는 이유는, 상기 본딩 패드(50),(70)를 구성하는 도금층에 바로 금도금을 수행하는 경우 금이 구리 조직으로 확산되어 도금층에 대한 표면처리를 수행할 수 없기 때문에 니켈 도금을 수행하여 금이 구리 조직으로 스며들어가는 것을 방지시키기 위한 것이다.
이후, 니켈 도금에 의하여 형성된 니켈 도금층(91)에 솔더(60)와의 친화력을 확보하기 위해 소정 높이, 보다 구체적으로는 0.03 ~ 0.07㎛ 정도의 금도금을 수행하여 금도금층(92)을 형성함으로써, 반도체 소자가 실장되는 본드 핑거 및 솔더가 부착되는 솔더 패드가 표면처리된 최종적인 BGA 패키지를 완성시켰다.
그러나, 이와 같은 종래의 BGA 패키지에 있어서는, 구리(Cu) 등의 전도성 금 속으로 형성된 본딩 패드, 보다 구체적으로는 솔더 패드(70)에 대한 산화 방지 및 솔더(60)의 접착력을 강화시키기 위하여 Ni/Au 도금층(90)을 도포하는 경우, 상기 도금층(90)을 구성하는 니켈과 솔더(60)에 함유된 주석이 상호 작용하여 금속간 화합물(Intermetallic)을 형성하게 된다.
이때, 상기 Ni/Au 도금층과 솔더가 결합하여 생성되는 Au포함한 금속간 화합물은 드랍 테스트와 같은 고속충격테스트시 Au 취성특성으로 인하여 쉽게 Ni/Au 도금층(90)과 솔더(60)의 계면에 크랙이 쉽게 발생하게 되고, 이에 의하여 솔더(60)이 솔더 패드(70)로부터 용이하게 떨어진다는 문제점이 있었다.
종래의 이와 같은 문제점을 해결하기 위한 BGA 패키지 방법으로서, 도 2에 도시된 바와 같이, 반도체 칩이 실장되는 본딩 패드 또는 솔더가 부착되는 솔더 패드에 대한 표면처리 과정을 Ni/Au 도금층(90) 대신에 유기 솔더 보존제(OSP : Organic Solderability Preservatives)를 이용하는 방법이 사용되어 왔다.
즉, 솔더가 부착되는 솔더 패드상에 Ni/Au 도금층(90)을 형성하는 대신에 유기 솔더 보존제(OSP)를 도포하여 상기 오픈된 솔더 패드에 대한 표면처리(finishing)를 수행하는 것이다.
이후, 상기 유기 솔더 보존제(OSP)가 도포된 BGA 패키지 기판을 일정 정도의 인-라인 프로세스, 보다 구체적으로는 프리베이크, 다이 어테치, 다이 어테치 경화, 플라즈마 및 와이어 본딩으로 구성된 인-라인 공정을 통하여 상기 BGA 패키지 기판의 일측면상에 형성된 본딩 패드상에 반도체 소자를 접속시킨다.
상술한 바와 같이 인-라인 공정을 통하여 반도체 소자를 본딩 패드상에 부착 시킨 후, 상기 BGA 패키지 기판을 일정 정도의 백-엔드 공정, 보다 구체적으로는 프리베이크(Pre bake), 플라즈마, 예비 경화(Pre Mold Curing), 완전 경화(Post Mold Curing), 솔더 어태치 및 IR 리플로어로 구성된 백-엔드 공정을 통하여 상기 BGA 패키지 기판의 다른 일측면상에 형성된 솔더 패드에 솔더를 부착시킨다.
그러나, 상술한 바와 같은 유기 솔더 보존제(OSP)를 이용한 BGA 패키지 공정에 있어서, 솔더 패드가 형성되는 도금층에 도포되는 유기 솔더 보존제(OSP)는, 도 3에 도시된 바와 같이, 인-라인 프로세스 또는 백-엔드 프로세스를 거치는 과정에서 열적 데미지를 입게되며, 특히 175도 이상의 고온에서 수행되는 백-엔드 프로세스의 완전 경화(PMC) 과정에서 치명적인 열적 데미지를 입게된다.
즉, BGA 패키지 기판의 본딩 핑거 또는 솔더 패드가 형성되는 도금층에는, 도 4의 볼 쉐어 테스트(ball shear test)에 도시된 바와 같이, 상기 인-라인 공정 또는 백-엔드 공정 동안에 열적 데미지를 받은 유기 솔더 보존제(OSP)가 잔류하게 된다.
이때, 도 5에 도시된 바와 같은 도금층(170)의 수직 방향으로 소정 깊이 에칭되어 있지 않은 평면 형상의 도금층(170)에 열적 데미지를 받은 유기 솔더 보존제(OSP)(200)가 잔류한 상태로 솔더가 접합되는 경우, 잔류한 유기 솔더 보존제(200)로 인하여 도금층(170)과 솔더(600) 사이의 접착 면적이 감소되고, 또한 도금층(170)을 구성하는 구리와 솔더(600)에 함유된 주석의 금속간 상호 작용을 방지하여 금속간 화합물(Intermetallic)(700)의 형성을 방해를 받는다.
따라서, 도 6에 도시된 바와 같이 솔더(600)이 도금층(170)에 접착되지 않거 나 또는 외부 충격에 의하여 쉽게 떨어지는 등의 솔더면 non-wetting zone 형성, 계면 특성 감소 등의 신뢰성을 저하시킨다는 문제점이 발생하였다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본딩 패드와 솔더 사이의 접착 면적을 증가시켜 본딩 패드에 대한 우수한 표면 특성 및 양호한 드랍 테스트 특성을 구현할 수 있는 BGA 패키지 및 그 제작 방법을 제공하는 데 있다.
상기 문제점을 해결하기 위하여 본 발명에 따른 BGA 패키지 기판의 제작 방법은 본딩 패드가 구현된 BGA 패키지 기판을 제작하는 제1단계, 상기 BGA 패키지 기판 상에 절연 부재를 도포하고 상기 본딩 패드보다 작은 크기의 개구부를 형성하여 상기 본딩 패드를 노출시키는 제2단계, 및 상기 본딩 패드를 노출된 영역부터 상기 절연 부재에 피복된 일부 영역까지 에칭처리하여 오목한 형상의 에칭부를 형성시키는 제3단계를 포함하는 것을 특징으로 한다.
또한, 상기 문제점을 해결하기 위하여 본 발명에 따른 BGA 패키지의 제작 방법은 본딩 패드가 구현된 BGA 패키지 기판을 제작하는 제1단계, 상기 BGA 패키지 기판 상에 절연 부재를 도포하고 상기 본딩 패드보다 작은 크기의 개구부를 형성하여 상기 본딩 패드를 노출시키는 제2단계, 상기 BGA 패키지 기판 상부에 반도체 칩 을 실장하고 몰딩하는 제3단계, 상기 본딩 패드를 노출된 영역부터 상기 절연 부재에 피복된 일부 영역까지 에칭처리하여 오목한 형상의 에칭부를 형성시키는 제4단계, 및 상기 에칭부와 상기 개구부에 전도성 접속부재를 충진하여 상기 에칭부에 충진된 전도성 접속부재의 상면의 절단면 넓이가 개구부의 절단면 넓이보다 넓은 외부단자를 형성하는 제5단계를 포함하는 것을 특징으로 한다.
또한, 상기 문제점을 해결하기 위하여 본 발명에 따른 BGA 패키지 기판은 제1절연층, 상기 제1절연층 상에 형성되고 본딩을 위하여 오목한 형상의 표면을 갖는 본딩 패드를 포함한 외층 회로층, 및 상기 외층 회로층 상에 형성되고 상기 본딩 패드 상에서 상기 본딩 패드의 오목한 면 보다 작은 크기의 개구부를 형성하여 상기 본딩 패드의 오목한 면의 일부분을 피복하고 서로 떨어져 틈이 형성된 제2절연층을 포함하는 것을 특징으로 한다.
또한, 상기 문제점을 해결하기 위하여 본 발명에 따른 BGA 패키지는 제1절연층, 상기 제1절연층 상에 형성되고 본딩을 위하여 오목한 형상의 표면을 갖는 본딩 패드를 포함한 외층 회로층, 및 상기 외층 회로층 상에 형성되고 상기 본딩 패드 상에서 상기 본딩 패드의 오목한 면 보다 작은 크기의 개구부를 형성하여 상기 본딩 패드의 오목한 면의 일부분을 피복하고 서로 떨어져 틈이 형성된 제2절연층, 및 상기 본딩 패드의 오목한 면과 상기 제2절연층 사이의 틈 및 상기 제2절연층의 개구부 내·외부에 형성된 접속 부재층을 포함하는 것을 특징으로 한다.
이하, 첨부 도면 도 7 및 도 8을 참조하여 본 발명에 따른 BGA 패키지 제작 방법을 설명한다.
여기서, 도 7은 본 발명에 따른 BGA 패키지 제작 방법을 도시한 순서도이고, 도 8은 본 발명에 따른 BGA 패키지의 제작 공정도이다.
먼저, 본딩 패드(170)가 구현된 BGA 패키지 기판을 제작한다(S100)
도 8을 참조하여 보다 구체적으로 설명하면, BGA 패키지 기판의 베이스 기판(100)으로 사용되는 동박적층원판의 소정 위치에 층간 접속을 수행하는 비아홀(130)을 가공한다(도 8a 및 도 8b 참조).
여기서, 상기 동박적층원판은 유리 섬유에 에폭시 수지(Epoxy Resin:수지와 경화제의 배합물)을 침투시킨 보강기재(110)와 동박층(120)으로 만들어진다. 이때, 동박적층판은 BT(Bismaleimide)[21-22] 또는 High Tg FR4[23]와 같은 원자재와 구리 박판이 샌드위치구조로 되어 있는 CCL (Coppoer Clad Laminate)의 형태로 되어 있다
상술한 바와 같이 구성된 동박적층원판의 동박층(110) 및 비아홀(130)에 대한 동도금을 수행하여 층간 전기적 접속을 수행할 뿐만 아니라 일정 정도의 회로패턴이 형성되는 도금층(140)을 형성한다(도 8c 참조).
이때, 동박적층원판에 형성된 비아홀(130)의 내벽을 구성하는 절연체(110)에 대해서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문에, 상기 도금층(140)은 절연체(110)상에 전해 동도금에 필요한 도전성 막을 형성시켜주기 위한 전처리로서 얇게 무전해 동도금을 수행한 후 전해 동도금을 수행하여 형성하는 것이 바람직하다.
이후, 동박적층원판상에 형성된 도금층(140)에 대한 마스킹 공정을 수행하여 소정 형상의 회로패턴(150)을 형성한다(도 8d 참조).
이를 보다 구체적으로 설명하면, 상기 동박적층원판(100)에 형성된 도금층 (140)에 자외선에 의하여 경화처리되는 드라이필름(D/F)을 피복시키고, 소정 형상의 회로패턴이 형성된 아트워크 필름을 정합시킨다.
이후, 아트워크 필름을 통하여 드라이 필름에 대한 자외선 조사를 수행하여 상기 회로패턴(150)이 형성될 부분의 드라이 필름을 경화처리하고, 상기 드라이 필름에 대한 현상을 수행함으로써 경화처리되지 않은 부분의 드라이 필름을 제거하여 도금층을 오픈시킨다.
이후, 일정 정도의 에칭액을 이용하여 드라이 필름이 피복되지 않은 부분, 즉 오픈된 도금층 부분에 대한 에칭을 수행하여 드라이 필름이 피복된 영역을 제외한 나머지 영역에 형성된 도금층(140)을 제거한 후, 상기 드라이 필름을 박리함으로써 소정 형상의 본딩 패드용 회로패턴(150)을 형성시킨다.
상술한 바와 같이 도금층(140)에 소정 형상의 본딩 패드용 회로패턴(150)을 형성한 후, 상기 도금층(140)에 형성된 회로패턴(150)을 보호하는 동시에 솔더링 공정에서 회로패턴(150) 사이에 솔더 브리지(땜납 걸침) 현상을 방지하기 위하여 PSR 잉크 (Photo Imageable Solder Resist Mask ink)(160)를 도포 시킨다(도 8e 참조).
즉, 소정 형상의 회로패턴이 형성된 디아조 필름(Diazzo Film)을 이용하여 PSR 잉크(160) 중에서 솔더가 부착되는 본딩 패드(170)가 형성될 도금층 부분을 제외한 나머지 부분에 도포된 PSR 잉크(160)에 대해 자외선 노광을 수행하여 경화 처 리한 후, 경화처리 되지 않은 솔더가 부착될 본딩 패드(170)에 도포된 PSR 잉크를 에칭 하여 본딩 패드(170)를 오픈 시킨다(도 8f 참조).
상술한 바와 같이 솔더가 부착되는 본딩 패드(170)를 오픈시킨 후, 상기 오픈된 본딩 패드를 일정 정도의 에칭 방식, 보다 구체적으로는 습식 에칭 방식을 이용하여 에칭 처리함으로써 BGA 패키지 기판을 최종적으로 완성한다(도 8g 참조).
상술한 바와 같은 제작 공정에 의하여 완성된 본 발명에 따른 BGA 패키지 기판에 형성된 본딩 패드(170)는 측면에 일정 정도의 경사가 지고 바닥은 평평한 형상의 에칭부(A)가 형성되어 상기 본딩 패드(170)와 솔더(600) 사이의 접착 면적이 증가하게 된다.
또한, 상술한 바와 같은 본딩 패드(170)의 에칭부(A)에 솔더(600)를 접착시켜 IR리플로어를 수행하는 경우, 도 10에 도시된 바와 같이, 본딩 패드(170)의 에칭부(A)와 상기 본딩 패드(170)에 부착되는 솔더(600) 사이에 형성되는 금속간 화합물(700)은 솔더 마스크(160)가 피복된 본딩 패드(170)의 소정 영역까지 형성되고, 이에 의하여 본딩 패드(170)와 솔더(600) 사이의 접착 면적이 증가되어 양호한 드랍 테스트 특성을 형성하게 되는 것이다.
이때, 상기 본딩 패드(170)를 피복하고 있는 솔더 마스크(160)는 본딩 패드(170)에 솔더링 되는 솔더(600)를 외부의 충격으로부터 보호 및 지지하는 역할을 또한 수행하게 된다.
상술한 바와 같이 본딩 패드에 에칭부(A)가 형성된 BGA 패키지 기판을 제작한 후, 도 8h에 도시된 바와 같이, 상기 본딩 패드(170)에 대한 산화 방지를 위하 여 표면처리(finishing)를 수행한다(S200).
표면처리는 산화 방지뿐만 아니라 실장되는 부품의 납땜성을 향상시키며, 좋은 전도성을 부여하는 것으로 기판에 대한 최종적인 마무리 처리이다.
표면처리는 최근 여러 가지 요구에 의하여 다음과 같은 새로운 공법들이 제시되고 있다.
먼저, HASL(Hot Air Solder Levelling)은 땜납이 융용되어 있는 고온의 탱크에 기판을 담근 후 고온, 고압의 열풍을 불어줌으로써 솔더 마스크가 덮이지 않은 부분에 균일한 두께로 땜납을 입혀주는 공정이다. 이렇게 함으로써 노출된 동박 회로가 산화되는 것을 방지하고, 부품실장 시 납땜성을 높일 수 있으므로 신뢰성과 내열성이 요구되는 경우에 많이 사용된다.
무전해 니켈/금도금 방법은 금의 접착성을 높이기 위하여 먼저 니켈을 도금하고 이어서 금을 도금하는 방식으로 표면처리를 행하는 방법이다. 금도금은 기판의 단자 도금용으로 사용되어 왔으나, 이 공법을 표면처리에 사용함으로써 내열성 도 좋고 친환경적인 표면처리를 구현할 수 있다.
무전해 팔라디움(Pd) 도금 방법은 동박위에 직접 도금이 가능하므로 표면처리와 단자도금용으로 동시에 사용할 수 있는 표며처리 방법이다.
무전해 은(Ag) 도금 방법은 가장 최근 개발된 공법으로 동 표면에 0.07∼0.1㎛ 두께의 은을 화학 반응에 의하여 코팅시키는 방법으로 내열성과 납땜성이 매우 우수하다.
유기 솔더 보존제(OSP: Organic Solderability Preservative) 또는 프리플럭 스(Pre-flux) 공법이라고 하며, 유기 용제형과 수용성으로 구분된다. 유기용제 형은 롤 코팅, 스프레이 등을 이용하여 기판 전체에 수지피막을 도포하는 방식으로 사용한다.
본 발명은 이 중에서 유기 솔더 보존제(OSP) 공법을 표면처리로 이용하여 제조 공정을 설명하고 있으나, 다른 표면처리 공법 모두 본 발명에 사용가능하다.
상술한 바와 같이 본딩 패드(170)에 대하여 유기 솔더 보존제(OSP)(200)를 이용한 표면처리를 수행한 후, 도 8i 내지 도 8k에 도시된 바와 같이, BGA 패키지 기판의 일측면에 반도체 소자(300)를 실장시킨다(S300).
이를 보다 구체적으로 설명하면, 유기 솔더 보존제(OSP)(200)가 도포된 BGA 패기지 기판을 소정 조건, 약 120도의 온도에서 2시간 정도 프리 베이크(pre bake) 공정을 수행하여 BGA 패기지 기판에 포함된 습기를 제거한다
이후, 도 8i 및 도 8j에 도시된 바와 같이, Ag 에폭시 또는 솔더범프 등의 일정 정도의 접착부재(310)를 이용하여 반도체 소자(300)를 BGA 패키지 기판의 일측면상에 부착한 후, 상기 접착부재(310)를 약 150도의 온도에서 30분 동안 경화처리하여 상기 반도체 소자(300)를 BGA 패키지 기판의 일측면상에 고정시킨다.
이후, 도 8k에 도시된 바와 같이, 상기 반도체 소자(300)로부터 출력되는 전기 신호를 외부로 전달하기 위하여 BGA 패키지 기판의 일측면상에 형성된 와이어 본딩용 패드에 와이어(320) 본딩시킨다.
여기서, BGA 패키지 기판의 일측면상에 형성된 와이어 본딩용 패드(330)에 반도체 소자(300)를 와이어(320) 본딩 시키기 전에 반도체 소자(300)가 실장되는 BGA 패키지 기판의 일측면에 형성된 오염물을 제거하는 플라즈마 공정을 수행 할 수 도 있다.
상술한 바와 같이 BGA 패키지 기판의 일측면상에 반도체 소자(300)를 실장시킨 후, 도 8l에 도시된 바와 같이, 상기 실장된 반도체 소자(300)를 외부환경으로부터 보호하기 위하여 액상의 밀봉부재(400), 보다 구체적으로는 액상의 에폭시 수지를 반도체 소자(300)가 실장된 BGA 패키지 기판의 일측면에 커버링하는 EMC 몰딩을 수행한다(S400).
이후, 도 8m에 도시된 바와 같이, 상기 밀봉부재(400)에 의하여 몰딩 처리된 BGA 패키지 기판에 대해 소정 조건, 즉 175도 내지 215도의 온도에서 5~7시간 동안 PMC(Post Mold Curing) 공정을 수행하여 BGA 패키지 기판의 일측면을 커버하고 있는 밀봉부재(400)를 경화처리한다(S500).
상술한 바와 같이 BGA 패키지 기판에 대한 경화처리를 수행한 후, 도 8n에 도시된 바와 같이, 솔더 패드용 본딩 패드(170)상에 일정 정도의 점도를 갖는 포스트 플럭스(post-flex)(500)를 도포한다(S600).
여기서, 상기 포스트 플렉스(post-flex)(500)는 알코올 성분과 산성 성분을 포함하고 있으며, 이에 의거하여 이미다졸의 유기 솔더 보존제(OSP)(200)를 용해시킴으로써, 완전경화(PMC : Post Mold Curing) 공정에 의해 수반되는 고온에 의해 열적 데미지를 입은 상태로 본딩 패드(170)에 잔류하는 유기 솔더 보존제(200)를 제거하는 역할을 또한 수행한다.
이후, 도 8o에 도시된 바와 같이, BGA 패키지 기판을 약 230 내지 260도의 온도에서 30초 동안 자외선 리플로어(IR reflow)를 수행함으로써, 도 8p에 도시된 바와 같은 자외선 리플로어(IR reflow)에 의하여 형성된 금속간 화합물(700)에 의하여 솔더 패드(170)의 에칭부(A)에 솔더(600)가 접착된 BGA 패키지를 최종적으로 제작한다(S700).
이때, 상술한 바와 같이 측면은 일정 정도의 경사가 지고 바닥은 평평한 형상의 에칭부(A)를 본딩 패드(170)에 형성하는 경우, 도 9 및 도 10에 도시된 바와 같이, 본딩 패드(170)를 구성하는 구리와 솔더(600)에 함유된 주석의 금속간 상호 작용에 의하여 형성되는 금속간 화합물(Intermetallic)(700)은 본딩 패드(170)의 에칭부(A) 뿐만 아니라 상기 본딩 패드(170)를 커버하고 있는 솔더 마스크(160)의 소정 영역까지 확대되어 형성된다.
또한, 상기 본딩 패드의 에칭부에 솔더링 되는 솔더는, 도 8o의 원형 점선에 도시된 바와 같이, 상기 에칭부에 충진된 솔더는 상면의 절단면 넓이(L1)가 개구부의 절단면 넓이(L2)보다 넓게 형성되어, 외부 충격에 의하여 상기 본딩 패드(170)로부터 용이하게 떨어지지 않는 양호한 드랍 테스트 특성을 형성하게 되는 것이다.
즉, 본 발명에 따른 BGA 패키지 제작 방법에 의하면, 도 11에 도시된 바와 같이, 종래의 BGA 패키지 공정에 의해 제작된 본딩 패드(170)의 밴딩 사이클에 의해 발생되는 파손율보다 현격히 감소된 본딩 사이클에 대한 파손율을 갖는 BGA 패키지 기판을 형성할 수 있는 것이다.
또한, 본 발명에 따른 BGA 패키지 제작 방법에 의하면, 솔더(600)와의 접착 면적을 증가시키기 위하여 솔더링 되는 본딩 패드(170)에 에칭부(A)를 형성함으로 써, 솔더(600)와 본딩 패드(170)가 금속간 화합물(700)에 의하여 완벽하게 접착하여 솔더 파단이 발생하는 정상파괴모드를 형성되고, 이에 의하여 계면특성이 획기적으로 증가된 본딩 패드(170)를 구현할 수 있는 것이다.
상기한 바와 같이, 본 발명에 따른 BGA 패키지 및 그 제작 방법에 따르면, 본딩 패드를 오픈된 영역에서 솔더 마스크의 하부에 형성된 일부영역까지 에칭하여 측면은 일정 정도의 경사가 지고 바닥은 평평한 형상의 에칭부를 구현함으로써, 본딩 패드와 솔더 사이의 접착면적을 증가시켜 우수한 표면 특성 및 양호한 드랍 테스트 특성을 갖는 신뢰성 있는 BGA 패키지 기판을 제작할 수 있다는 효과를 제공한다.
상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 본딩 패드가 구현된 BGA 패키지 기판을 제작하는 제1단계;
    상기 BGA 패키지 기판 상에 절연 부재를 도포하고 상기 본딩 패드보다 작은 크기의 개구부를 형성하여 상기 본딩 패드를 노출시키는 제2단계; 및
    상기 본딩 패드를 노출된 영역부터 상기 절연 부재에 피복된 일부 영역까지 에칭처리하여 오목한 형상의 에칭부를 형성시키는 제3단계
    를 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  2. 제1항에 있어서,
    제1단계의 본딩 패드가 구현된 BGA 패키지 기판의 제작 방법은,
    동박적층원판에 층간 전기적 접속을 위한 다수의 비아홀을 가공하는 제1-1단계;
    상기 동박적층원판 및 상기 비아홀에 동도금을 수행하여 도금층을 형성하는 제1-2단계; 및
    상기 도금층에 사진 식각 공정을 수행하여 회로용 및 본딩 패드용 회로패턴을 형성하는 제1-3단계
    를 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  3. 제1항에 있어서,
    상기 제3단계의 상기 오목한 형상의 에칭부는 측면에 일정 정도의 경사가 지고 바닥면은 평평한 형상인 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  4. 제1항에 있어서,
    상기 본딩 패드에 형성된 상기 개구부는 상기 오목한 형상의 에칭부에 의해 버섯형상의 걸림턱이 형성된 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  5. 제1항에 있어서,
    상기 제3단계 이후, 상기 에칭부에 표면처리하는 제4단계를 더 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  6. 제2항에 있어서,
    상기 제4단계 이후, 상기 에칭부와 상기 개구부에 전도성 접속부재를 충진하여 상기 에칭부에 충진된 전도성 접속부재의 상면의 절단면 넓이가 개구부의 절단면 넓이보다 넓은 외부단자를 형성하는 제5단계를 더 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  7. 제6항에 있어서,
    상기 에칭부에 전도성 접착부재를 충진시키는 방법은,
    상기 에칭부에 일정 정도의 점성을 갖는 용매제(post flux)를 도포하는 제4- 1단계;
    상기 용매제를 개제하여 전도성 접착부재를 부착시키는 제4-2단계; 및
    상기 전도성 접착부재가 부착된 본딩 패드에 대한 적외선 리플로어를 수행하여 에칭부와 전도성 접착부재를 접착시키는 금속간 화합물을 형성하는 제4-3단계
    를 포함하여 구성된 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  8. 제7항에 있어서,
    상기 에칭부와 상기 전도성 접착부재 사이에 형성되는 금속간 화합물은 상기 솔더 마스크가 피복된 상기 에칭부의 측면 영역까지 형성되는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  9. 제6항에 있어서,
    상기 전도성 접착부재는 솔더인 것을 특징으로 하는 BGA 패키지 제작 방법.
  10. 본딩 패드가 구현된 BGA 패키지 기판을 제작하는 제1단계;
    상기 BGA 패키지 기판 상에 절연 부재를 도포하고 상기 본딩 패드보다 작은 크기의 개구부를 형성하여 상기 본딩 패드를 노출시키는 제2단계;
    상기 BGA 패키지 기판 상부에 반도체 칩을 실장하고 몰딩하는 제3단계;
    상기 본딩 패드를 노출된 영역부터 상기 절연 부재에 피복된 일부 영역까지 에칭처리하여 오목한 형상의 에칭부를 형성시키는 제4단계; 및
    상기 에칭부와 상기 개구부에 전도성 접속부재를 충진하여 상기 에칭부에 충진된 전도성 접속부재의 상면의 절단면 넓이가 개구부의 절단면 넓이보다 넓은 외부단자를 형성하는 제5단계
    를 포함하는 것을 특징으로 하는 BGA 패키지의 제작 방법.
  11. 제10항에 있어서,
    제1단계의 본딩 패드가 구현된 BGA 패키지 기판의 제작 방법은,
    동박적층원판에 층간 전기적 접속을 위한 다수의 비아홀을 가공하는 제1-1단계;
    상기 동박적층원판 및 상기 비아홀에 동도금을 수행하여 도금층을 형성하는 제1-2단계; 및
    상기 도금층에 사진 식각 공정을 수행하여 회로용 및 본딩 패드용 회로패턴을 형성하는 제1-3단계
    를 포함하는 것을 특징으로 하는 BGA 패키지의 제작 방법.
  12. 제10항에 있어서,
    상기 제3단계의 상기 오목한 형상의 에칭부는 측면에 일정 정도의 경사가 지고 바닥면은 평평한 형상인 것을 특징으로 하는 BGA 패키지의 제작 방법.
  13. 제10항에 있어서,
    상기 제3단계 이후, 상기 에칭부에 표면처리하는 제4단계를 더 포함하는 것을 특징으로 하는 BGA 패키지의 제작 방법.
  14. 제10항에 있어서,
    상기 제4단계 이후, 상기 에칭부와 상기 개구부에 전도성 접속부재를 충진하여 상기 에칭부에 충진된 전도성 접속부재의 상면의 절단면 넓이가 개구부의 절단면 넓이보다 넓은 외부단자를 형성하는 제5단계를 더 포함하는 것을 특징으로 하는 BGA 패키지의 제작 방법.
  15. 제14항에 있어서,
    상기 에칭부에 전도성 접착부재를 충진시키는 방법은,
    상기 에칭부에 일정 정도의 점성을 갖는 용매제(post flux)를 도포하는 제4-1단계;
    상기 용매제를 개제하여 전도성 접착부재를 부착시키는 제4-2단계; 및
    상기 전도성 접착부재가 부착된 본딩 패드에 대한 적외선 리플로어를 수행하여 에칭부와 전도성 접착부재를 접착시키는 금속간 화합물을 형성하는 제4-3단계
    를 포함하여 구성된 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  16. 제15항에 있어서,
    상기 에칭부와 상기 전도성 접착부재 사이에 형성되는 금속간 화합물은 상기 솔더 마스크가 피복된 상기 에칭부의 측면 영역까지 형성되는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  17. 제14항에 있어서,
    상기 전도성 접착부재는 솔더인 것을 특징으로 하는 BGA 패키지 제작 방법.
  18. 제1절연층;
    상기 제1절연층 상에 형성되고 본딩을 위하여 오목한 형상의 표면을 갖는 본딩 패드를 포함한 외층 회로층; 및
    상기 외층 회로층 상에 형성되고 상기 본딩 패드 상에서 상기 본딩 패드의 오목한 면 보다 작은 크기의 개구부를 형성하여 상기 본딩 패드의 오목한 면의 일부분을 피복하고 서로 떨어져 틈이 형성된 제2절연층
    을 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  19. 제18항에 있어서,
    상기 본딩 패드의 오목한 면과 상기 제2절연층 사이의 틈 및 상기 제2절연층의 개구부 내·외부에 형성된 접속 부재층을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  20. 제18항에 있어서
    상기 본딩 패드 상에 형성된 표면처리층을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  21. 제18항에 있어서,
    상기 오목한 형상은 측면에 일정 정도의 경사가 지고 바닥면은 평평한 형상인 것을 특징으로 하는 BGA 패키지 기판.
  22. 제1 절연층;
    상기 제1 절연층 상부에 형성되고 와이어 본딩을 위하여 평평한 형상의 제1 본딩 패드를 포함한 제1 외층 회로층;
    상기 제1 절연층 하부에 형성되고 본딩을 위하여 오목한 형상의 표면을 갖는 제2 본딩 패드를 포함한 제2 외층 회로층;
    상기 제1 및 제2 외층 회로층 상에 형성되고 상기 제1 본딩 패드 상에서 상기 제1 본딩 패드보다 작은 개구부를 형성하고, 상기 제2 본딩 패드 상에서 제2 본딩 패드의 오목한 면 보다 작은 크기의 개구부를 형성하여 상기 본딩 패드의 오목한 면의 일부분을 피복하고 서로 떨어져 틈이 형성된 제2 절연층;
    상기 제1 외층 회로층 상부의 상기 제2 절연층 상에 형성되고 상기 제1 본딩 패드와 와이어로 연결된 칩;
    상기 제2 본딩 패드의 오목한 면과 상기 제2 절연층 사이의 틈 및 상기 제2 외층 회로층 상부에 형성된 상기 제2절연층의 개구부 내·외부에 형성된 접속 부재 층
    을 포함하는 것을 특징으로 하는 BGA 패키지.
  23. 제22항에 있어서
    상기 제1 및 제2 본딩 패드 상에 형성된 표면처리층을 더 포함하는 것을 특징으로 하는 BGA 패키지.
  24. 제22항에 있어서,
    상기 제2 본딩 패드의 오목한 형상은 측면에 일정 정도의 경사가 지고 바닥면은 평평한 형상인 것을 특징으로 하는 BGA 패키지.
KR1020050016929A 2004-07-06 2005-02-28 Ｂｇａ 패키지 및 그 제조 방법 KR100632596B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW094108391A TWI301649B (en) 2004-07-06 2005-03-18 Bga package and manufacturing method thereof
JP2005103428A JP4359257B2 (ja) 2004-07-06 2005-03-31 Ｂｇａパッケージおよびその製造方法
US11/105,908 US7414317B2 (en) 2004-07-06 2005-04-13 BGA package with concave shaped bonding pads

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040052224 2004-07-06
KR20040052224 2004-07-06

Publications (2)

Publication Number Publication Date
KR20060043291A true KR20060043291A (ko) 2006-05-15
KR100632596B1 KR100632596B1 (ko) 2006-10-11

Family

ID=35931386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050016929A KR100632596B1 (ko) 2004-07-06 2005-02-28 Ｂｇａ 패키지 및 그 제조 방법

Country Status (3)

Country Link
KR (1) KR100632596B1 (ko)
CN (1) CN1719588A (ko)
TW (1) TWI301649B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255958B1 (ko) * 2011-12-28 2013-04-23 삼성전기주식회사 회로기판의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465575B (zh) * 2013-09-17 2019-04-12 日月光半导体制造股份有限公司 半导体封装及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255958B1 (ko) * 2011-12-28 2013-04-23 삼성전기주식회사 회로기판의 제조방법

Also Published As

Publication number Publication date
TW200603302A (en) 2006-01-16
CN1719588A (zh) 2006-01-11
KR100632596B1 (ko) 2006-10-11
TWI301649B (en) 2008-10-01

Similar Documents

Publication Publication Date Title
JP4359257B2 (ja) Ｂｇａパッケージおよびその製造方法
TW571371B (en) Method for fabricating semiconductor package
EP2654388B1 (en) Semiconductor package, semiconductor apparatus and method for manufacturing semiconductor package
US8399776B2 (en) Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
KR100551641B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US6455926B2 (en) High density cavity-up wire bond BGA
KR100285116B1 (ko) 반도체패키지의제조방법
US6586846B2 (en) Low cost decal material used for packaging
US20080174005A1 (en) Electronic device and method for manufacturing electronic device
US6432748B1 (en) Substrate structure for semiconductor package and manufacturing method thereof
US7964106B2 (en) Method for fabricating a packaging substrate
CN116259604A (zh) 电子封装件及其制法
JP3918803B2 (ja) 半導体装置用基板及びその製造方法
KR100632596B1 (ko) Ｂｇａ 패키지 및 그 제조 방법
KR100629887B1 (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
JP4605176B2 (ja) 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ
US20040137659A1 (en) [method of fabricating a solder mask and structure of a substrate]
JP4103482B2 (ja) 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
KR100547352B1 (ko) 유기 솔더 보존재(ｏｓｐ)를 이용한 ｂｇａ 패키지 방법
JP4605177B2 (ja) 半導体搭載基板
KR101297662B1 (ko) 리드프레임의 제조방법
KR20030086192A (ko) 개량된 와이어-접합된 칩 온 보드 패키지
KR101047874B1 (ko) 리드프레임 및 반도체 패키지 및 그의 제조방법
KR20040026330A (ko) 감광성 재료가 없는 회로 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
A302 Request for accelerated examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 14