KR100355798B1 - 반도체패키지용 회로기판 및 그 제조 방법 - Google Patents

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Abstract

이 발명은 반도체패키지용 회로기판 및 그 제조 방법에 관한 것으로, 고집적 설계가 가능하고 높은 신뢰성을 갖도록, 대략 평면의 제1면과 제2면을 갖는 수지층과; 상기 수지층의 제1면 또는 제2면중 어느 한면에 본드핑거 및 볼랜드를 포함하여 형성된 도전성 회로패턴과; 상기 본드핑거 및 볼랜드를 제외한 회로패턴 전체 및 상기 회로패턴이 형성되지 않은 수지층의 표면에 코팅된 솔더마스크와; 상기 솔더마스크에 의해 외부로 노출된 본드핑거 및 볼랜드의 표면중 상기 수지층의 제1면과 수평한 표면에만 니켈(Ni) 및 금(Au)이 도금되어 형성된 도금층을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지용 회로기판 및 그 제조 방법{Printed circuit board for semiconductor package and its manufacturing method}
본 발명은 반도체패키지용 회로기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 고집적 설계가 가능하고 높은 신뢰성을 갖는 반도체패키지용 회로기판 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 보다 빠르게, 보다 작게, 아울러 보다 싸게라는 삼각축안에서 발전되고 있다. 회로가 더욱 미세화됨과 동시에 고성능화되어 가는 반도체칩의 성능을 효율적으로 발현시키기 위해서는 통상적으로 전기적 성능이 우수하고, 고방열성이며, 대용량의 입출력핀수를 수용할 수 있는 반도체패키지가 요구되고 있다. 이중에서도 특히 대용량의 입출력핀수를 수용가능하게 한 것이 회로기판을 이용한 반도체패키지일 것이다. 상기 반도체패키지는 회로기판을 이용함으로써 전체적인 전기회로의 길이를 단축시킬 수 있을 뿐만 아니라 파워(Power)나 그라운드 본딩(Ground Bonding) 영역을 용이하게 도입할 수 있음으로써 탁월한 전기적 성능을발현시킬 수 있고, 또한 입출력핀수의 설계시에 QFP(Quad Flat Package, 리드프레임을 이용한 반도체패키지)와 같은 제약없이 보다 여유있는 간격으로 보다 많은 입출력핀수를 만들 수 있는 장점이 있음으로써 차세대 반도체패키지로 부각되고 있다.
한편, 상기 회로기판은 통상 유리섬유로 보강시킨 열경화성수지복합재, 필름 또는 테이프(이하 수지층으로 통칭함)와 이를 구리박막을 이용해서 샌드위치 형태로 적층시킨후 표면에 고분자 수지로 코팅을 실시하여 솔더마스크를 형성시킨 형태를 한다. 상기한 형태의 회로기판은 소위 단층 회로기판이라고도 하며, 최근에는 상기 수지층 및 구리박막을 다층으로 형성하고 각층의 구리박막은 전도성 비아홀로 연결한 구조의 다층 회로기판도 제조 및 판매되고 있다. 이하의 설명에서는 상기한 단층 회로기판을 예로하여 설명한다.
상기한 단층 회로기판(100')의 종래 구조를 간단히 설명하면, 도5a 및 도5b에 도시된 바와 같이 수지층(2)을 기본층으로 그 상,하면에는 구리박막으로 소정의 회로패턴(4)이 형성되어 있고, 상기 수지층(2)의 상면 중앙에는 반도체칩이 접착되도록 칩탑재부(12)가 형성되어 있으며(상기 칩탑재부 역시 구리박막으로 형성됨), 상기 수지층(2)의 상,하면에 형성된 회로패턴(4)은 도전성 비아홀(10)에 의해 서로 연결되어 있으며, 상기 수지층(2)의 하면에 형성된 회로패턴(4)에는 볼랜드(4b)가 형성되어 차후에 도전성볼이 융착될 수 있도록 되어 있다. 또한 상기 수지층(2)의 상면에 형성된 회로패턴(4)중에서 차후에 반도체칩과 도전성와이어로 본딩되는 본드핑거(4a) 등을 제외한 전체영역과, 하면에 형성된 회로패턴(4)중에서 볼랜드(4b)를 제외한 전체영역이 고분자수지로 코팅되어 솔더마스크(8)를 형성하고 있음으로써 그 회로기판(100)의 표면이 열이나 화학 용액 등으로부터 보호되도록 도모하고 있다.
또한, 상기 회로패턴(4)중 본드핑거(4a) 및 볼랜드(4b)에는 차후 도전성와이어 또는 도전성볼이 견고히 융착될 수 있도록 니켈(Ni) 및 금(Au)을 이용한 전해 도금에 의해 일정 두께의 도금층(6)이 형성되어 있다.
도면중 미설명 부호 14는 싱귤레이션시 기준이 되는 싱귤레이션 홀(Singulation Hole)이고, 16은 회로기판(100)을 장비에 로딩시 기준이 되는 인덱스 홀(Index Hole)이다.
이와 같은 회로기판(100')의 제조 방법을 간단히 설명하면, 수지층(2)을 기본층으로 하여 양면에 구리박막이 압착되어 있는 원판에 각종 기준점 및 차후에 비아홀(10)이 될 부분에 홀을 형성하는 단계와, 상기 다수의 홀중에서 비아홀(10)이 될 부분의 상,하면을 전기적으로 연결시켜 주기 위해 내벽에 도금층(6)을 형성하는 단계와, 상기 회로기판(100')에 칩탑재부(12), 본드핑거(4a) 및 볼랜드(4b) 등을 포함하는 회로패턴(4) 등을 형성하는 단계와, 상기와 같이 구리박막으로 형성된 회로패턴(4) 및 칩탑재부(12) 전체를 고분자 수지로 코팅하되, 상기 본드핑거(4a) 및 볼랜드(4b)는 솔더마스크(8) 외측으로 노출되도록 하는 단계와, 상기 본드핑거(4a) 및 볼랜드(4b) 등에 니켈(Ni) 및 금(Au)을 전해 도금하는 도금 단계로 이루어져 있다.
그러나 상기와 같은 회로기판은 전해 도금을 위해 반드시 회로패턴이 회로기판의 둘레까지 연장되어야 함으로써, 최근의 복잡하고 미세한 회로패턴의 형성에는 한계가 있다. 즉, 회로패턴은 본드핑거와 비아홀 및 볼랜드만 있으면 그 역할을 수행하는데 아무런 지장이 없는데도 불구하고 전해 도금을 위해 비아홀에서 회로기판 둘레까지 연장된 회로패턴을 더 형성하여야 함으로써, 본드핑거 및 볼랜드를 포함하는 회로패턴의 배열 상태를 자유롭게 디자인할 수 없고 또한 보다 많은 회로패턴을 형성할 수 없는 단점이 있다.
더불어, 상기 본드핑거는 그 상면뿐만 아니라 측면(수지층의 표면과 대략 직각을 이루는 면)에도 도금층이 형성되어 있음으로써, 차후 반도체패키지의 한 구성요소인 봉지재와의 접착력이 저하되는 문제점도 있다.
한편, 상기와 같이 회로패턴 설계의 어려움을 극복하기 위해 FBG 도금(Full Body Gold Plating)으로 알려진 회로기판 제조 방법이 알려져 있다. 이는 도6a 및 도6b에 도시된 회로기판(100")에서와 같이 회로패턴(4)이 회로기판(100")의 둘레까지 형성되어 있지 않고 본드핑거(4a)에서 비아홀(10)까지만 형성된 것이 특징이다.
또한, 제조 방법에 있어서는 구리가 압착된 원판(원재료)의 일정 영역(본드핑거(4a) 및 볼랜드(4b)를 포함하는 회로패턴(4)과 대응되는 영역)에 미리 니켈 및 금을 전해 도금하여 일정 두께의 도금층(6)을 형성한 후, 상기 원판을 에칭함으로써, 상기 도금층(6)이 솔더레지스트(Solder Resist)역할을 하여, 나머지 불필요한 부분은 자연스럽게 제거되고, 이어서 상기 본드핑거(4a) 및 볼랜드(4b)가 외측으로 오픈되도록 회로패턴 상에 솔더마스크(8)를 코팅하는 공정으로 이루어진다.
그러나 상기한 구조 또는 제조 방법을 갖는 회로기판은 솔더마스크와 상기도금층과의 접착력이 약하기 때문에(물론, 본드핑거 및 볼랜드에는 솔더마스크가 코팅되어 있지 않음) 회로패턴상에서 솔더마스크가 쉽게 박리됨은 물론 그로 인하여 신뢰성이 크게 저하되는 문제점이 있다.
즉, 상기 FBG 도금에 의해 본드핑거 및 볼랜드 뿐만 아니라 모든 회로패턴 표면에 형성된 일정 두께의 도금층은 솔더마스크와의 접착력이 매우 약하기 때문에, 완성된 회로기판의 상품성 및 신뢰도를 크게 저하시키고, 또한 불필요하게 니켈 및 금이 많이 소비됨으로써 제조 가격이 상승하는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 회로패턴의 고집적 설계가 가능하고 높은 신뢰성을 갖는 반도체패키지용 회로기판 및 그 제조 방법을 제공하는데 있다.
도1a는 본 발명에 의한 회로기판을 도시한 평면도이고, 도1b 및 도1c는 도1a의 가능한Ⅰ-Ⅰ선 단면도이다.
도2a 내지 도2f는 본 발명에 의한 회로기판의 제조 방법을 도시한 설명도이다.
도3a 및 도3b는 도2a 내지 도2f에 도시된 제조 방법에서 발생할 수 있는 불량 상태를 도시한 상태도이다.
도4a 내지 도4g는 본 발명에 의한 회로기판의 다른 제조 방법을 도시한 설명도이다.
도5a는 종래의 회로기판을 도시한 평면도이고, 도5b는 도5a의 Ⅱ-Ⅱ선 단면도이다.
도6a는 종래의 다른 회로기판을 도시한 평면도이고, 도6b는 도6a의 Ⅲ-Ⅲ선 단면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 회로기판
2; 수지층 2a; 수지층의 제1면
2b; 수지층의 제2면 4; 회로패턴
4a; 본드핑거 4b; 볼랜드
6; 도금층 8; 솔더마스크
10; 도전성 비아홀 20; 원판
22; 구리 박막 30; 필름
32; 관통공
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판은 대략 평면의 제1면과 제2면을 갖는 수지층과; 상기 수지층의 제1면 또는 제2면중 어느 한면에 본드핑거 및 볼랜드를 포함하여 형성된 도전성 회로패턴과; 상기 본드핑거 및 볼랜드를 제외한 회로패턴 전체 및 상기 회로패턴이 형성되지 않은 수지층의 표면에 코팅된 솔더마스크와; 상기 솔더마스크에 의해 외부로 노출된 본드핑거 및 볼랜드의 표면중 상기 수지층의 제1면 또는 제2면중 어느 한면과 수평한 표면에만 니켈(Ni) 및 금(Au)이 도금되어 형성된 도금층을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 회로패턴은 상기 수지층의 제1면에 본드핑거가 형성되고, 상기 수지층의 제2면에 볼랜드가 형성되며, 상기 본드핑거와 볼랜드는 상기 수지층을 관통하여 형성된 도전성 비아홀에 의해 상호 연결될 수 있다.
또한, 상기 본드핑거 및 볼랜드는 부분 에칭되고, 상기 부분 에칭된 영역에는 도금층이 형성되어 있되, 상기 도금층의 표면과 상기 본드핑거 및 볼랜드에 연결된 회로패턴의 표면은 동일 평면이 되도록 함이 바람직하다.
또한, 상기 도금층은 니켈(Ni)과 금(Au)이 순차적으로 도금되어 형성됨이 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판의 제조 방법은 대략 평면의 제1면과 제2면을 갖는 수지층을 기본층으로 하여 상기 제1면 또는 제2면중 어느 한면에 구리 박막이 압착된 원판을 제공하는 단계와; 상기 구리 박막 표면에, 차후 본드핑거 및 볼랜드가 형성되도록 일정 영역에 다수의 관통공이 형성된 필름을 밀착시킨 채 니켈 및 금을 도금함으로써, 상기 관통공을 통하여 구리 박막 표면에 일정두께의 도금층이 형성되도록 하는 단계와; 상기 구리박막 표면에 상기 본드핑거 및 볼랜드를 포함하는 회로 패턴 모양의 필름을 밀착시키고, 상기 원판에 에칭 용액을 가한 후, 상기 필름을 제거함으로써, 상기 본드핑거 및 볼랜드를 포함하는 회로패턴이 형성되도록 하는 단계와; 상기 본드핑거 및 볼랜드를 제외한 회로패턴 전체와 회로패턴이 형성되지 않은 수지층 표면을 솔더마스크로 코팅하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 원판 제공 단계는, 수지층의 제1면과 제2면 각각에 구리 박막이 압착된 원판을 제공하는 단계와, 상기 수지층 및 구리박막이 관통되도록 다수의 홀을 형성하는 단계와, 상기 홀에 일정두께의 도금층을 형성하여, 상기 수지층의 제1면 및 제2면의 구리 박막이 상호 전기적으로 도통되도록 하는 단계로 이루어질 수 있다.
이때, 상기 도금층 형성 단계는 상기 수지층의 제1면에 형성된 구리 박막 표면에, 차후 본드핑거가 형성되도록 일정 영역에 다수의 관통공이 형성된 필름을 밀착시킴과 동시에, 상기 수지층의 제2면에 형성된 구리 박막 표면에 차후 볼랜드가 형성되도록 일정영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 관통공 내측의 구리 박막 표면에 니켈(Ni) 및 금(Au)을 순차적으로 도금하여 이루어진다.
상기 원판 제공 단계후, 상기 구리 박막 표면에는 차후 본드핑거 및 볼랜드가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고 부분 에칭함으로써, 상기 관통공을 통하여 구리 박막에 일정 깊이의 요부(凹部)가 형성되도록 할 수 있다.
또한, 상기 원판 제공 단계후, 상기 수지층의 제1면에 형성된 구리 박막 표면에는 차후 본드핑거가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 수지층의 제2면에 형성된 구리 박막 표면에는 차후 볼랜드가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 관통공을 통하여 노출된 구리 박막에 부분 에칭을 수행함으로써, 상기 관통공 내측의 구리 박막에 일정 깊이의 요부(凹部)가 형성되도록 할 수 있다.
이때, 상기 도금층 형성 단계는 상기 구리 박막에 형성된 요부(凹部)에니켈(Ni) 및 금(Au)을 순차적으로 도금하여 일정 두께의 도금층이 형성되도록 함이 바람직하다.
또한, 상기 도금층은 그 표면이 상기 요부 외주연의 구리 박막 표면과 동일면이 되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지용 회로기판 및 그 제조 방법에 의하면, 종래의 FBG 도금 방법을 사용한 회로기판에 비해 솔더마스크와 회로패턴 사이의 박리 현상이 현저히 감소됨은 물론 복잡하고 미세한 회로패턴의 설계에 용이하고 적용할 수 있고 또한, 종래의 FBG 도금 방법에 비해 니켈 및 금 등의 도금 재료를 적게 사용함으로써 제조 비용이 저하된다.
또한, 회로패턴중 본드핑거 및 볼랜드가 형성될 영역에 미리 부분 에칭을 수행한 후, 그 부분 에칭된 영역에 도금층을 형성하되, 이 도금층의 표면이 본드핑거 및 볼랜드에 연결된 나머지 회로패턴의 표면과 동일면이 되도록 함으로써, 회로패턴의 형성을 위한 에칭 단계에서 상기 본드핑거 및 볼랜드의 오픈 현상(본드핑거 및 볼랜드와 나머지 회로패턴 사이의 오픈 현상)을 억제하고, 현재 파인피치(Fine Pitch)화되고 있는 회로기판의 신뢰성을 대폭 향상시킬 수 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1a는 본 발명에 의한 회로기판(100)을 도시한 평면도이고, 도1b 및 도1c는 도1a의 가능한 Ⅰ-Ⅰ선 단면도이다.
도1a 및 도1b에 도시된 바와 같이 대략 평면의 제1면(2a) 및 제2면(2b)을 갖는 수지층(2)(열경화성 수지 복합재, 필름, 테이프 등등)이 구비되어 있고, 상기 수지층(2)의 제1면(2a)에는 본드핑거(4a)를 포함하는 회로패턴(4)이, 제2면(2b)에는 볼랜드(4b)를 포함하는 회로패턴(4)이 형성되어 있다.
물론, 상기 수지층(2)의 제1면(2a) 또는 제2면(2b)중 어느 한 면에만 본드핑거(4a) 및 볼랜드(4b)를 포함하는 회로패턴(4)이 형성될 수도 있다.
계속해서, 상기 수지층(2)의 제1면(2a)과 제2면(2b)에 형성된 회로패턴(4)은 도전성 비아홀(10)에 의해 상호 도전(導電) 가능하게 연결되어 있다. 또한, 상기 회로패턴(4)중 본드핑거(4a) 및 볼랜드(4b)를 제외한 전체 표면 및 수지층(2)에서 회로패턴(4)이 형성되지 않은 표면은 솔더마스크(8)로 코팅되어 있으며, 따라서 상기 본드핑거(4a) 및 볼랜드(4b)는 솔더마스크(8) 외측으로 노출되어 있다. 또한 상기 수지층(2) 상면에는 상기 본드핑거(4a)와 일정거리 이격되어 칩탑재부(12)가 형성될 수 있으며, 이 칩탑재부(12)도 솔더마스크(8)로 코팅되어 있다.
계속해서, 상기 본드핑거(4a) 및 볼랜드(4b) 표면에는 니켈(Ni) 및 금(Au)으로 일정두께의 도금층(6)이 형성되어 있다. 여기서, 상기 본드핑거(4a)에 형성된 도금층(6)은 그 본드핑거(4a)의 표면(수지층의 제1면 또는 제2면과 수평한 면)에만 형성되어 있으며, 그 측면에는 형성되어 있지 않다. 따라서 차후 반도체패키지의 한 구성 요소인 봉지재와 상기 본드핑거(4a) 사이의 접착력이 종래에 비하여 향상된다.
또한 상기 본드핑거(4a) 및 볼랜드(4b)를 제외한 회로패턴(4)에는 도금층(6)이 형성되어 있지 않음으로써 솔더마스크(8)가 상기 회로패턴(4)에서 쉽게 박리되지 않게 된다.
한편, 도1a 및 도1c를 참조하면, 회로패턴(4)중 본드핑거(4a) 및 볼랜드(4b)는 그것과 연결된 회로패턴(4)보다 작은 두께를 가지고 있다. 즉, 상기 본드핑거(4a) 및 볼랜드(4b)는 부분 에칭(예를 들면, Half Etching)되어 있고, 상기 부분 에칭된 표면에는 일정 두께의 도금층(6)이 형성되어 있다. 물론, 상기 도금층(6)은 니켈 및 금으로 형성된 것이다. 또한, 상기 도금층(6)의 표면은 그 측부의 회로패턴(4) 표면과 동일 평면을 이루고 있다. 물론, 상기 본드핑거(4a) 및 볼랜드(4b)의 측면(수지층(2)의 제1면(2a) 또는 제2면(2b)과 수직인 면)에는 도금층(6)이 형성되어 있지 않다.
여기서, 상기 도1b의 회로기판은 상기 도금층(6)의 표면이 상기 본드핑거(4a) 및 볼랜드(4b)에 연결된 나머지 회로패턴(4)의 표면보다 높은 면을 가지고 있지만, 도1c에 도시된 회로기판은 상기 도금층(6)의 표면이 상기 본드핑거(4a) 및 볼랜드(4b)에 연결된 나머지 회로패턴(4)의 표면과 동일한 평면을 이루고 있다. 상기 도1c와 같은 구성의 잇점은 후술하기로 한다.
도2a 내지 도2f는 본 발명에 의한 회로기판(100)의 제조 방법을 도시한 순차 설명도이며, 이를 참조하여 본 발명을 순차적으로 설명하면 다음과 같다.(결과물은 Fig.1b의 회로기판임)
1. 원판 제공 단계로서, 대략 평면의 제1면(2a) 및 제2면(2b)을 갖는 수지층(2)을 기본층으로 하여 그 제1면(2a) 및 제2면(2b)에 구리 박막(22)이 압착되어 있는 원판(20)을 제공한다.(Fig.2a 참조)
여기서, 상기 수지층(2)의 제1면(2a) 또는 제2면(2b)중 어느 한 면에만 구리 박막(22)이 압착된 원판을 제공할 수 있다.(도시되지 않음)
또한, 상기와 같이 수지층(2)의 제1면(2a) 및 제면(2b)에 구리 박막(22)이 형성된 경우에는 제1면(2a) 및 제2면(2b)의 구리 박막(22)을 상호 전기적으로 연결시키기 위해 도전성 비아홀(10)을 형성한다.
즉, 상기 구리막막(22) 및 수지층(2)을 관통하는 홀(Hole)을 형성하고, 이 홀의 내벽을 도금함으로써, 제1면(2a) 및 제2면(2b)의 구리 박막(22)이 상호 전기적으로 연결되도록 한다.
물론, 상기 수지층(2)의 어느 한 면에만 구리 박막(22)이 형성된 경우에는 이러한 공정이 필요없다.
2. 도금층 형성 단계로서, 상기 원판(20)에 차후 본드핑거(4a) 및 볼랜드(4b)가 형성되도록 일정 영역에만 다수의 관통공(32)이 구비된 필름(30)을 밀착시키고, 상기 관통공(32) 내측에 니켈(Ni) 및 금(Au)을 도금(전해 도금 및 무전해 도금)함으로써, 상기 필름(30)의 관통공(32)을 통해 외측으로 노출된 구리 박막(22) 표면에 일정 두께의 도금층(6)이 형성되도록 한다.(Fig.2b 참조)
즉, 상기 수지층(2)의 제1면(2a)에 형성된 구리 박막(22) 표면에, 차후 본드핑거(4a)가 형성되도록 일정 영역에 다수의 관통공(32)이 형성된 필름(30)을 밀착시킴과 동시에, 상기 수지층(2)의 제2면(2b)에 형성된 구리 박막(22) 표면에 차후 볼랜드(4b)가 형성되도록 일정영역에 다수의 관통공(32)이 형성된 필름(30)을 밀착시키고, 상기 관통공(32) 내측의 구리 박막(22) 표면에 금(Au) 및 니켈(Ni)의 도금층(6)이 형성되도록 한다.
물론, 상기 수지층(2)의 제1면(2a) 또는 제2면(2b)중 어느 한 면에만 구리 박막(22)이 형성된 경우에는 상기 구리 박막(22)이 형성된 면에만 본드핑거(4a) 및 볼랜드(4b)가 형성될 영역과 대응되는 영역에 관통공(32)이 형성된 필름(30)을 밀착시키고, 그 관통공(32) 내측의 구리 박막(22) 표면에 도금층(6)이 형성되도록 한다.(도시되지 않음)
3. 회로패턴 형성 단계로서, 상기 구리 박막(22) 표면에서 필름(30)을 제거하고, 그 구리 박막(22) 표면에 본드핑거(4a) 및 볼랜드(4b)를 포함하는 회로패턴 모양의 필름(30)을 밀착한 후, 상기 원판(20)에 에칭 용액을 가함으로써 상기 본드핑거(4a) 및 볼랜드(4b)와 연결된 회로패턴(4)이 형성되도록 한다.(도Fig.2c 내지 2e 참조)
4. 솔더마스크 코팅 단계로서, 상기 필름(30)을 제거하고, 상기 본드핑거(4a) 및 볼랜드(4b)를 제외한 회로패턴(4) 전체 및 수지층(2)중 회로패턴(4)이 형성되지 않은 표면에 솔더마스크(8)를 코팅함으로써 상기 본드핑거(4a) 및 볼랜드(4b)가 솔더마스크(8) 외측으로 오픈되도록 한다.(Fig.2f 참조)
한편, 상기 회로패턴 형성 단계에 있어서, 최근 파인 피치(Fine Pitch)화에 따라 점차 폭(Width)이 작아지고 있는 회로패턴 디자인으로 인하여 다음과 같은 문제가 발생할 여지가 있다.
즉, 도3a 및 도3b를 참조하면, 구리 박막(22) 표면과 도금층(6)의 표면이 서로 다른 평면을 가짐으로써, 회로패턴 형성을 위한 필름(30) 부착시 상기 도금층(6)과 구리 박막(22)의 경계 영역에 일정 공간(S)이 형성되기 쉽고, 이에 따라 회로패턴 형성을 위한 에칭 공정에서, 상기 본드핑거(4a) 및 볼랜드(4b)가 이것과 연결된 나머지 회로패턴(4)과 끊어질 수 있다. 즉, 상기 일정 공간(S)에까지 에칭 용액이 흘러 들어감으로써, 상기 본드핑거(4a) 및 볼랜드(4b)가 회로패턴(4)으로부터 단선되어 형성되는 문제가 발생된다.
이러한 문제는 다음과 같은 회로기판의 제조 방법에 의해 해결될 수 있으며, 이를 도4a 내지 도4g를 참조하여 설명하면 다음과 같다.(결과물은 Fig.1c의 회로기판임)
1. 원판 제공 단계로서, 대략 평면의 제1면(2a) 및 제2면(2b)을 갖는 수지층(2)을 기본층으로 하여 그 제1면(2a) 및 제2면(2b)에 구리 박막(22)이 압착되어 있는 원판(20)을 제공한다.(Fig.4a 참조)
여기서, 상기 수지층(2)의 제1면(2a) 또는 제2면(2b)중 어느 한 면에만 구리 박막(22)이 압착된 원판을 제공할 수 있다.(도시되지 않음)
또한, 상기와 같이 수지층(2)의 제1면(2a) 및 제면(2b)에 구리 박막(22)이 형성된 경우에는 제1면(2a) 및 제2면(2b)의 구리 박막(22)을 상호 전기적으로 연결시키기 위해 도전성 비아홀(10)을 형성한다.
즉, 상기 구리막막(22) 및 수지층(2)을 관통하는 홀(Hole)을 형성하고, 이 홀의 내벽을 도금함으로써, 제1면(2a) 및 제2면(2b)의 구리 박막(22)이 상호 전기적으로 연결되도록 한다.
물론, 상기 수지층(2)의 어느 한 면에만 구리 박막(22)이 형성된 경우에는 이러한 공정이 필요없다.
2, 부분 에칭 단계로서, 상기 원판(20)에 차후 본드핑거(4a) 및 볼랜드(4b)가 형성되는 영역과 대응되는 영역에만 다수의 관통공(32)이 형성된 필름(30)을 밀착시킨 채, 에칭 용액을 공급함으로써, 상기 관통공(32) 내측의 구리 박막(22)에 일정 깊이의 요부(凹部)(5)가 형성되도록 한다.(Fig.4b 참조)
상기 요부(5)의 깊이는 대략 상기 구리박막(22) 두께의 절반 정도가 되도록 함이 바람직하다. 예를 들어, 상기 구리박막(22)의 두께가 대략 30㎛일 경우, 상기 요부(5)의 깊이는 대략 15㎛ 정도가 되도록 한다.
또한, 일례로 상기 수지층(2)의 제1면(2a) 및 제2면(2b)에 모두 구리박막(22)이 형성된 경우, 상기 수지층(2)의 제1면(2a)에 형성된 구리 박막(22) 표면에, 차후 형성될 본드핑거(4a)와 대응되는 영역에 다수의 관통공(32)이 형성된 필름(30)을 밀착시킴과 동시에, 상기 수지층(2)의 제2면(2b)에 형성된 구리 박막(22) 표면에 차후 형성될 볼랜드(4b)와 대응되는 영역에 다수의 관통공(32)이 형성된 필름(30)을 밀착시키고, 부분에칭을 수행한다.
물론, 상기 수지층(2)의 제1면(2a) 또는 제2면(2b)중 어느 한 면에만 구리 박막(22)이 형성된 경우에는 상기 구리 박막(22)이 형성된 면에만 본드핑거(4a) 및 볼랜드(4b)가 형성될 영역과 대응되는 영역에 관통공(32)이 형성된 필름(30)을 밀착시키고, 부분 에칭을 수행한다.(도시되지 않음)
3. 도금층 형성 단계로서, 상기 원판(20)에 차후 본드핑거(4a) 및 볼랜드(4b)가 형성되도록 상기 구리박막(22)에 형성된 요부(5)에 니켈(Ni) 및 금(Au)을 도금(전해 도금 및 무전해 도금)함으로써, 일정 두께의 도금층(6)이 형성되도록 한다.(Fig.4c 참조)
여기서, 상기 도금층(6)의 표면은 그 측면의 구리박막(차후 회로패턴으로 됨)(22)의 표면과 동일면이 되도록 한다. 예를 들면, 상기와 같이 요부(5)의 깊이가 대략 15㎛일 경우, 상기 도금층(6)의 두께도 대략 15㎛가 되도록 함으로써, 상기 구리박막(22)의 표면과 도금층(6)의 표면이 동일면이 되도록 한다.
4. 회로패턴 형성 단계로서, 상기 구리 박막(22) 표면에서 필름(30)을 제거하고, 그 구리 박막(22) 표면에 본드핑거(4a) 및 볼랜드(4b)를 포함하는 회로패턴 모양의 다른 필름(30)을 밀착한 후, 상기 원판(20)에 에칭 용액을 가함으로써 상기 본드핑거(4a) 및 볼랜드(4b)와 연결된 회로패턴(4)이 형성되도록 한다.(도Fig.4d 내지 4f 참조)
이때, 도4e에 도시된 바와 같이, 상기 도금층(6)과 구리박막(22)은 동일 평면이 되어 있음으로써, 그 표면에 밀착되는 필름(30)은 상기 도금층(6) 및 구리박막(22)에 완벽하게 밀착되고, 따라서 상술한 바와 같은 공간(S, 도3a 참조)이 형성되지 않는다. 또한, 이로 인하여, 상기 도금층(6)이 형성된 본드핑거(4a) 및 볼랜드(4b)와 회로패턴(4) 사이에는 오픈 현상이 발생되지 않게 된다.
5. 솔더마스크 코팅 단계로서, 상기 필름(30)을 제거하고, 상기 본드핑거(4a) 및 볼랜드(4b)를 제외한 회로패턴(4) 전체 및 수지층(2)중회로패턴(4)이 형성되지 않은 표면에 솔더마스크(8)를 코팅함으로써 상기 본드핑거(4a) 및 볼랜드(4b)가 솔더마스크(8) 외측으로 오픈되도록 한다.(Fig.4g 참조)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지용 회로기판 및 그 제조 방법에 의하면, 종래의 FBG 도금 방법을 사용한 회로기판에 비해 솔더마스크와 회로패턴 사이의 박리 현상이 현저히 감소됨은 물론 복잡하고 미세한 회로패턴의 설계에 용이하고 적용할 수 있고 또한, 종래의 FBG 도금 방법에 비해 니켈 및 금 등의 도금 재료를 적게 사용함으로써 제조 비용이 저하되는 효과가 있다.
또한, 회로패턴중 본드핑거 및 볼랜드가 형성될 영역에 미리 부분 에칭을 수행한 후, 그 부분 에칭된 영역에 도금층을 형성하되, 이 도금층의 표면이 본드핑거 및 볼랜드에 연결된 나머지 회로패턴의 표면과 동일면이 되도록 함으로써, 회로패턴의 형성을 위한 에칭 단계에서 상기 본드핑거 및 볼랜드의 오픈 현상(본드핑거 및 볼랜드와 나머지 회로패턴 사이의 오픈 현상)을 억제하고, 현재 파인피치(Fine Pitch)화되고 있는 회로기판의 신뢰성을 대폭 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 대략 평면의 제1면과 제2면을 갖는 수지층과;
    상기 수지층의 제1면 또는 제2면중 어느 한면에 본드핑거 및 볼랜드를 포함하여 형성된 도전성 회로패턴과;
    상기 본드핑거 및 볼랜드를 제외한 회로패턴 전체 및 상기 회로패턴이 형성되지 않은 수지층의 표면에 코팅된 솔더마스크와;
    상기 솔더마스크에 의해 외부로 노출된 본드핑거 및 볼랜드의 표면중 상기 수지층의 제1면 또는 제2면중 어느 한면과 수평한 표면에만 니켈(Ni) 및 금(Au)이 순차적으로 도금되어 형성된 도금층을 포함하여 이루어진 반도체패키지용 회로기판.
  2. 제1항에 있어서, 상기 회로패턴은 상기 수지층의 제1면에 본드핑거가 형성되고, 상기 수지층의 제2면에 볼랜드가 형성되며, 상기 본드핑거와 볼랜드는 상기 수지층을 관통하여 형성된 도전성 비아홀에 의해 상호 연결된 것을 특징으로 하는 반도체패키지용 회로기판.
  3. 제1항 또는 제2항에 있어서, 상기 본드핑거 및 볼랜드는 부분 에칭되고, 상기 부분 에칭된 영역에는 도금층이 형성되어 있되, 상기 도금층의 표면과 상기 본드핑거 및 볼랜드에 연결된 회로패턴의 표면은 동일 평면인 것을 특징으로 하는 반도체패키지용 회로기판.
  4. 대략 평면의 제1면과 제2면을 갖는 수지층을 기본층으로 하여 상기 제1면 또는 제2면중 어느 한면에 구리 박막이 압착된 원판을 제공하는 단계와;
    상기 구리 박막 표면에, 차후 본드핑거 및 볼랜드가 형성되도록 일정 영역에 다수의 관통공이 형성된 필름을 밀착시킨 채 니켈 및 금을 순차적으로 도금함으로써, 상기 관통공을 통하여 구리 박막 표면에 일정두께의 도금층이 형성되도록 하는 단계와;
    상기 구리박막 표면에 상기 본드핑거 및 볼랜드를 포함하는 회로 패턴 모양의 필름을 밀착시키고, 상기 원판에 에칭 용액을 가한 후, 상기 필름을 제거함으로써, 상기 본드핑거 및 볼랜드를 포함하는 회로패턴이 형성되도록 하는 단계와;
    상기 본드핑거 및 볼랜드를 제외한 회로패턴 전체와 회로패턴이 형성되지 않은 수지층 표면을 솔더마스크로 코팅하는 단계;
    를 포함하여 이루어진 반도체패키지용 회로기판의 제조 방법.
  5. 제4항에 있어서, 상기 원판 제공 단계는, 수지층의 제1면과 제2면 각각에 구리 박막이 압착된 원판을 제공하는 단계와, 상기 수지층 및 구리박막이 관통되도록 다수의 홀을 형성하는 단계와, 상기 홀에 일정두께의 도금층을 형성하여, 상기 수지층의 제1면 및 제2면의 구리 박막이 상호 전기적으로 도통되도록 하는 단계로 이루어진 것을 특징으로 하는 반도체패키지용 회로기판의 제조 방법.
  6. 제5항에 있어서, 상기 도금층 형성 단계는 상기 수지층의 제1면에 형성된 구리 박막 표면에, 차후 본드핑거가 형성되도록 일정 영역에 다수의 관통공이 형성된 필름을 밀착시킴과 동시에, 상기 수지층의 제2면에 형성된 구리 박막 표면에 차후 볼랜드가 형성되도록 일정영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 관통공 내측의 구리 박막 표면에 니켈(Ni) 및 금(Au)을 순차적으로 도금하여 이루어진 것을 특징으로 하는 반도체패키지용 회로기판의 제조 방법.
  7. 제4항에 있어서, 상기 원판 제공 단계후, 상기 구리 박막 표면에는 차후 본드핑거 및 볼랜드가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고 부분 에칭함으로써, 상기 관통공을 통하여 구리 박막에 일정 깊이의 요부(凹部)가 형성되도록 함을 특징으로 하는 반도체패키지용 회로기판의 제조 방법.
  8. 제5항에 있어서, 상기 원판 제공 단계후, 상기 수지층의 제1면에 형성된 구리 박막 표면에는 차후 본드핑거가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 수지층의 제2면에 형성된 구리 박막 표면에는 차후 볼랜드가 형성되는 영역과 대응하는 영역에 다수의 관통공이 형성된 필름을 밀착시키고, 상기 관통공을 통하여 노출된 구리 박막에 부분 에칭을 수행함으로써, 상기 관통공 내측의 구리 박막에 일정 깊이의 요부(凹部)가 형성되도록 함을특징으로 하는 반도체패키지용 회로기판의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 도금층 형성 단계는 상기 구리 박막에 형성된 요부(凹部)에 니켈(Ni) 및 금(Au)을 순차적으로 도금하여 일정 두께의 도금층이 형성되도록 함을 특징으로 하는 반도체패키지용 회로기판의 제조 방법.
  10. 제9항에 있어서, 상기 도금층은 그 표면이 상기 요부 외주연의 구리 박막 표면과 동일면이 되도록 함을 특징으로 하는 반도체패키지용 회로기판의 제조 방법.
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