TWI759095B - 封裝結構及其製作方法 - Google Patents

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曾子章
柯正達
林溥如
郭季海
楊凱銘
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欣興電子股份有限公司
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Abstract

一種封裝結構的製作方法，其包括以下步驟。提供具有一表面的一載板。壓合一銅箔層於載板的表面上。對銅箔層進行一減成法程序，而形成一銅箔線路層於載板上。銅箔線路層暴露出載板的部分表面。形成一增層結構層於銅箔線路層與載板的表面上。銅箔線路層的一第一表面切齊於增層結構層的一第二表面。配置至少一電子元件於增層結構層上。形成一封裝膠體，以覆蓋電子元件與增層結構層。移除載板，而暴露出銅箔線路層的第一表面。

Description

封裝結構及其製作方法
本發明是有關於一種半導體結構及其製作方法，且特別是有關於一種封裝結構及其製作方法。
在製作微型發光二極體（Micro LED）基板或次毫米發光二極體（Mini LED）基板時，其最外層與發光二極體晶片接合的金屬接墊的表面平整度需小於2微米。然而，在基板或重配置線路層的製作過程中，因使用液態或乾膜型的材料來做為介電層以增層，且再加上後續的電鍍製程，易造成所形成的金屬接墊的表面不平整，進而無法使得經由巨量轉移過來的微型發光二極體或次毫米發光二極體順利地組裝於基板的金屬接墊上，而降低產品的可靠度。
本發明提供一種封裝結構，其具有較佳的結構可靠度。
本發明還提供一種封裝結構的製作方法，用以製作上述的封裝結構，且具有較佳的製程良率。
本發明的封裝結構的製作方法，其包括以下步驟。提供一載板，其中載板具有一表面。壓合一銅箔層於載板的表面上。對銅箔層進行一減成法程序，而形成一銅箔線路層於載板上。銅箔線路層暴露出載板的部分表面。形成一增層結構層於銅箔線路層與載板的表面上。銅箔線路層的一第一表面切齊於增層結構層的一第二表面。配置至少一電子元件於增層結構層上。形成一封裝膠體，以覆蓋電子元件與增層結構層。移除載板，而暴露出銅箔線路層的第一表面。
在本發明的一實施例中，上述的載板包括一基材、一離型膜以及一黏著層。離型膜配置於基材上。黏著層配置於離型膜上，且位於離型膜與銅箔層之間。
在本發明的一實施例中，上述的移除載板的步驟包括：進行一雷射移除程序，以移除基材，而暴露出離型膜。剝離離型膜，而暴露出黏著層。進行一蝕刻程序，以移除黏著層，而暴露出銅箔線路層的第一表面。
在本發明的一實施例中，上述的封裝結構的製作方法，更包括：形成一表面處理層於銅箔線路層的第一表面。
在本發明的一實施例中，上述的移除載板的步驟包括：進行一雷射移除程序，以移除基材，而暴露出離型膜。剝離離型膜，而暴露出黏著層。進行一雷射鑽孔程序，以移除部分黏著層，而暴露出銅箔線路層的部分第一表面。
在本發明的一實施例中，上述的封裝結構的製作方法，更包括：形成一表面處理層於黏著層所暴露出的銅箔線路層的第一表面上。
在本發明的一實施例中，上述的增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔。絕緣層覆蓋銅箔線路層，增層線路層配置於絕緣層上，而導電孔貫穿絕緣層且電性連接增層線路層與銅箔線路層。
在本發明的一實施例中，上述的於形成封裝膠體之前，更包括：形成一表面處理層於增層結構層相對於第二表面的一第三表面上，其中電子元件直接接觸表面處理層。
在本發明的一實施例中，上述的電子元件包括至少一微型發光二極體、至少一電阻、至少一電容、至少一驅動積體電路（IC）、至少一應用程式處理器（Application Processor, AP）、至少一記憶體（Memory）或至少一高效能運算（High Performance Computing, HPC）晶片。
本發明的封裝結構的製作方法，其包括以下步驟。提供一第一載板，第一載板具有一表面。壓合一銅箔層於第一載板的表面上。對銅箔層進行一減成法程序，而形成一銅箔線路層於第一載板上。銅箔線路層暴露出第一載板的部分表面。形成一增層結構層於銅箔線路層與第一載板的表面上。銅箔線路層的一第一表面切齊於增層結構層的一第二表面。提供一第二載板於增層結構層相對於第二表面的一第三表面上。移除第一載板於提供第二載板之後，以暴露出銅箔線路層的第一表面與增層結構層的第二表面。配置至少一電子元件於銅箔線路層的第一表面上。形成一封裝膠體，以覆蓋電子元件與增層結構層。移除第二載板，而暴露出增層結構層的第三表面。
在本發明的一實施例中，上述的第一載板包括一基材、一離型膜以及一黏著層。離型膜配置於基材上。黏著層配置於離型膜上，且位於離型膜與銅箔層之間。
在本發明的一實施例中，上述的於形成增層結構層之後，且於提供第二載板之前，更包括：形成一表面處理層於增層結構層的第三表面上。
在本發明的一實施例中，上述的於移除第一載板之後，且於配置電子元件於銅箔線路層的第一表面上之前，更包括：形成一表面處理層於銅箔線路層的第一表面上。
在本發明的一實施例中，上述的增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔。絕緣層覆蓋銅箔線路層，增層線路層配置於絕緣層上，而導電孔貫穿絕緣層且電性連接增層線路層與銅箔線路層。
在本發明的一實施例中，上述的電子元件包括至少一微型發光二極體、至少一電阻、至少一電容、至少一驅動積體電路（IC）、至少一應用程式處理器（Application Processor, AP）、至少一記憶體（Memory）或至少一高效能運算（High Performance Computing, HPC）晶片。
本發明的封裝結構，包括一銅箔線路層、一增層結構層、至少一電子元件以及一封裝膠體。增層結構層配置於銅箔線路層上，其中銅箔線路層的一第一表面切齊於增層結構層的一第二表面。電子元件配置於增層結構層上。封裝膠體覆蓋電子元件及增層結構層。
在本發明的一實施例中，上述的封裝結構更包括一黏著層、一第一表面處理層以及一第二表面處理層。黏著層配置於增層結構層的第二表面上，且暴露出部分銅箔線路層。第一表面處理層配置於增層結構層相對於第二表面的一第三表面上。電子元件直接接觸第一表面處理層。第二表面處理層配置於黏著層所暴露出的銅箔線路層上。
在本發明的一實施例中，上述的封裝結構更包括一第一表面處理層以及一第二表面處理層。第一表面處理層配置於增層結構層相對於第二表面的一第三表面上，其中電子元件直接接觸第一表面處理層。第二表面處理層配置於銅箔線路層的第一表面上。
在本發明的一實施例中，上述的封裝結構更包括一第一表面處理層以及一第二表面處理層。第一表面處理層配置於於銅箔線路層的第一表面上，其中電子元件直接接觸第一表面處理層。第二表面處理層配置於增層結構層相對於第二表面的一第三表面上。
在本發明的一實施例中，上述的增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔。絕緣層覆蓋銅箔線路層，增層線路層配置於絕緣層上，而導電孔貫穿絕緣層且電性連接增層線路層與銅箔線路層。
在本發明的一實施例中，上述的電子元件於增層結構層上的正投影不重疊於導電孔。
基於上述，在本發明的封裝結構的製作方法中，是先壓合銅箔層於載板上，接著，對銅箔層進行減成法程序而於載板上形成銅箔線路層，之後，在於此銅箔線路層上形成增層結構層。藉由銅箔線路層的設置及製作，來控制增層線路層的平整性，進而得到後續共平面性的組裝接墊，可提高後續電子元件與增層結構層對接時的良率。如此一來，本發明的封裝結構可具有較佳的結構可靠度。此外，減成法程序的步驟少，有利於降低生產成本與簡化製程步驟，並可達到銅箔線路層的表面共平面性小於2微米以下的優勢。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G是依照本發明的一實施例的一種封裝結構的製作方法的剖面示意圖。關於本實施例的封裝結構的製作方法，首先，請參考圖1A，提供一載板10，其中載板10具有一表面11。詳細來說，本實施例的載板10包括一基材12、一離型膜14以及一黏著層16。離型膜14配置於基材12上，而黏著層16配置於離型膜14上，其中離型膜14位於基材12與黏著層16之間。此處，載板10例如是玻璃基板、玻纖（FR4）基板BT樹脂基板或陶瓷基板或。黏著層16包括表面11，且黏著層16的材質例如是ABF（Ajinomoto build-up film）樹脂、聚乙醯胺（polyimide）或環氧樹脂（epoxy），但不以此為限。
接著，請再參考圖1A，壓合一銅箔層110a於載板10的表面11上，其中黏著層16位於離型膜14與銅箔層110a之間。也就是說，本實施例是透過黏著層16將銅箔層110a黏附於載板10上。
接著，請參考圖1B，對銅箔層110a進行一減成法程序，而形成一銅箔線路層110於載板10上。此時，銅箔線路層110暴露出載板10的部分表面11。減成法程序是在覆銅箔層壓板表面上，有選擇性除去部分銅箔來獲得導電線路圖形的方法。
接著，請參考圖1C，形成一增層結構層120於銅箔線路層110與載板10的表面11上。詳細來說，增層結構層120包括至少一絕緣層（示意地繪示兩層絕緣層125）、至少一增層線路層（示意地繪示二層增層線路層122、124）與至少一導電孔（示意地繪示多個導電孔126、128）。絕緣層125覆蓋銅箔線路層110，而增層線路層124配置於絕緣層125上。導電孔126、128貫穿絕緣層125，且導電孔126電性連接增層線路層122與銅箔線路層110，而導電孔126電性連接增層線路層122與增層線路層124。特別是，銅箔線路層110的一第一表面111切齊於增層結構層120的一第二表面121。此處，絕緣層125例如味之素堆積薄膜（Ajinomoto build-up film, ABF）樹脂、聚乙醯胺（polyimide）或環氧樹脂（epoxy），但不以此為限。
接著，請再參考圖1C，形成一表面處理層130於增層結構層120相對於第二表面121的一第三表面123上，以保護增層線路層124，避免產生氧化。此處，表面處理層130的材質例如是鎳層、金層、銀層或鎳鈀金層，但並不以此為限。
接著，請參考圖1D，配置至少一電子元件（示意地繪示三個電子元件E1、E2、E3）於增層結構層120上，其中電子元件E1、E2、E3直接接觸表面處理層130。配置電子元件E1、E2、E3的方式是透過巨量轉移的方式，讓電子元件E1、E2、E3接合於增層結構層120的增層線路層124上。此處，電子元件E1、E2、E3分別例如是微型發光二極體，但不以此為限。於其他實施例中，電子元件E1、E2、E3亦可分別為電阻、電容、驅動積體電路（IC）、應用程式處理器（AP）、記憶體（Memory）或高效能運算（HPC）晶片，但不以此為限。
緊接著，請再參考圖1D，形成一封裝膠體140，以覆蓋電子元件E1、E2、E3、增層結構層120以及表面處理層130。
接著，請參考圖1E，進行一雷射移除程序，以移除基材12，而暴露出離型膜14。接著，請同時參考圖1E與圖1F，剝離離型膜14，而暴露出黏著層16。之後，請參考圖1G，進行一雷射鑽孔程序，以移除部分黏著層16，而形成具有開口147的黏著層145，且開口147暴露出銅箔線路層110的部分第一表面111。
最後，請再參考圖1G，形成一表面處理層150a於黏著層145所暴露出的銅箔線路層110的第一表面111上，以保護被開口147所暴露出的銅箔線路層110，避免產生氧化。此處，表面處理層150a的材質例如是鎳層、金層、銀層或鎳鈀金層，但並不以此為限。至此，已完成封裝結構100a的製作。
在結構上，請再參考圖1G，封裝結構100a包括銅箔線路層110、增層結構層120、電子元件E1、E2、E3以及封裝膠體140。增層結構層120配置於銅箔線路層110上，其中銅箔線路層110的第一表面111切齊於增層結構層120的第二表面121。電子元件E1、E2、E3配置於增層結構層120上，而封裝膠體140覆蓋電子元件E1、E2、E3及增層結構層120。增層結構層120包括絕緣層125、增層線路層122、124與導電孔126、128。絕緣層125覆蓋銅箔線路層110，增層線路層124配置於絕緣層125上，而導電孔126、128貫穿絕緣層124且電性連接增層線路層122、124與銅箔線路層110。
此外，本實施例的封裝結構100a還包括黏著層145、表面處理層130以及表面處理層150a。黏著層145配置於增層結構層120的第二表面121上，且暴露出部分銅箔線路層110。表面處理層130配置於增層結構層120相對於第二表面121的第三表面123上，且電子元件E1、E2、E3直接接觸表面處理層130。表面處理層150a配置於黏著層145所暴露出的銅箔線路層110上。此處，表面處理層130、150a可用以保護增層線路層124及銅箔線路層110，以避免產生氧化，其中表面處理層130、150a的材質例如是鎳層、金層、銀層或鎳鈀金層，但並不以此為限。
簡言之，由於本實施例透過壓合銅箔層110a及減成法程序來取代現有重配置線路層中電鍍銅以半加成法（Semi-Additive Process,SPA）或改良型半加成法（Modified Semi-Additive Process,MSAP）的形成方式，因此可增加線路製作時銅厚均勻性，且因減成法製程步驟較少，相對有較低的成本且可簡化製作流程，並可達到銅箔線路層110平坦度良好（小於2微米）的能力。此外，藉由此銅箔線路層110的設置及製作，可控制後續形成於其上的增層結構層120的平整性，進而得到後續共平面性的組裝接墊，可提高後續電子元件E1、E2、E3與增層結構層120對接時的良率。如此一來，本實施例的封裝結構100a可具有較佳的結構可靠度。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。請同時參考圖1G與圖2，本實施例的封裝結構與上述的封裝結構相似，兩者的差異在於：本實施例無黏著層145，且為了具有較佳地共平面性，本實施例的電子元件E1、E2、E3於增層結構層120上的正投影不重疊於導電孔126、128。詳細來說，表面處理層150b是配置於銅箔線路層110的第一表面111上，且完全覆蓋全部的第一表面111。在製程上，請同時參考圖1F與圖2，於剝離離型膜14而暴露出黏著層16之後，進行一蝕刻程序，以移除黏著層16，而暴露出銅箔線路層110的第一表面111。此處，蝕刻程序例如是化學蝕刻法或電漿蝕刻法。至此，已完全移除載板10，而暴露出銅箔線路層110的全部第一表面111。之後，請再參考圖2，形成表面處理層150b於銅箔線路層110的第一表面111上。至此，已完成封裝結構100b的製作。
圖3A至圖3D是依照本發明的另一實施例的一種封裝結構的製作方法的局部步驟的剖面示意圖。請同時參考圖1C與圖3A，本實施例的封裝結構的製作方法與上述的封裝結構的製作方法相似，兩者的差異在於：在本實施例中，於形成表面處理層160於增層結構層120相對於第二表面121的第三表面123上之後，提供一載板20於位於增層結構層120的第三表面123上的表面處理層160上。
接著，請再同時參考圖3A與圖3B，移除載板10於提供載板20之後，並轉板使載板20承載銅箔線路層110及增層結構層120，以暴露出銅箔線路層110的第一表面111與增層結構層120的第二表面121。
接著，請再參考圖3B，形成一表面處理層165於銅箔線路層110的第一表面111上，以避免產生氧化，其中表面處理層165的材質例如是鎳層、金層、銀層或鎳鈀金層，但並不以此為限。
之後，請參考圖3C，配置電子元件E1、E2、E3於銅箔線路層110的第一表面111上。緊接著，形成封裝膠體140，以覆蓋電子元件E1、E2、E3、增層結構層120以及表面處理層165。
最後，請參考圖3D，移除載板20，而暴露出位於增層結構層120的第三表面123上的表面處理層160。此時，增層結構層120的增層線路層124突出於絕緣層125，且增層線路層124上形成有表面處理層160。至此，已完成封裝結構100c的製作。
綜上所述，在本發明的封裝結構的製作方法中，是先壓合銅箔層於載板上，接著，對銅箔層進行減成法程序而於載板上形成銅箔線路層，之後，在於此銅箔線路層上形成增層結構層。藉由銅箔線路層的設置及製作，來控制增層線路層的平整性，進而得到後續共平面性的組裝接墊，可提高後續電子元件與增層結構層對接時的良率。如此一來，本發明的封裝結構可具有較佳的結構可靠度。此外，減成法程序的步驟少，有利於降低生產成本與簡化製程步驟，並可達到銅箔線路層的表面共平面性小於2微米以下的優勢。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:載板 11:表面 12:基材 14:離型膜 16:黏著層 100a、100b、100c:封裝結構 110a:銅箔層 110:銅箔線路層 111:第一表面 120:增層結構層 121:第二表面 122、124:增層線路層 125:絕緣層 123:第三表面 126、128:導電孔 130、150a、150b、160、165:表面處理層 140:封裝膠體 145:黏著層 147:開口 E1、E2、E3:電子元件
圖1A至圖1G是依照本發明的一實施例的一種封裝結構的製作方法的剖面示意圖。 圖2是依照本發明的一實施例的一種封裝結構的剖面示意圖。 圖3A至圖3D是依照本發明的另一實施例的一種封裝結構的製作方法的局部步驟的剖面示意圖。
100a:封裝結構
110:銅箔線路層
111:第一表面
120:增層結構層
121:第二表面
122、124:增層線路層
125:絕緣層
123:第三表面
126、128:導電孔
130、150a:表面處理層
140:封裝膠體
145:黏著層
147:開口
E1、E2、E3:電子元件

Claims (21)

  1. 一種封裝結構的製作方法，包括： 提供一載板，該載板具有一表面； 壓合一銅箔層於該載板的該表面上； 對該銅箔層進行一減成法程序，而形成一銅箔線路層於該載板上，其中該銅箔線路層暴露出該載板的部分該表面； 形成一增層結構層於該銅箔線路層與該載板的該表面上，其中該銅箔線路層的一第一表面切齊於該增層結構層的一第二表面； 配置至少一電子元件於該增層結構層上； 形成一封裝膠體，以覆蓋該至少一電子元件與該增層結構層；以及 移除該載板，而暴露出該銅箔線路層的該第一表面。
  2. 如請求項1所述的封裝結構的製作方法，其中該載板包括： 一基材； 一離型膜，配置於該基材上；以及 一黏著層，配置於該離型膜上，且位於該離型膜與該銅箔層 之間。
  3. 如請求項2所述的封裝結構的製作方法，其中該移除該載板的步驟包括： 進行一雷射移除程序，以移除該基材，而暴露出該離型膜； 剝離該離型膜，而暴露出該黏著層；以及 進行一蝕刻程序，以移除該黏著層，而暴露出該銅箔線路層的該第一表面。
  4. 如請求項3所述的封裝結構的製作方法，更包括： 形成一表面處理層於該銅箔線路層的該第一表面。
  5. 如請求項2所述的封裝結構的製作方法，其中該移除該載板的步驟包括： 進行一雷射移除程序，以移除該基材，而暴露出該離型膜； 剝離該離型膜，而暴露出該黏著層；以及 進行一雷射鑽孔程序，以移除部分該黏著層，而暴露出該銅箔線路層的部分該第一表面。
  6. 如請求項5所述的封裝結構的製作方法，更包括： 形成一表面處理層於該黏著層所暴露出的該銅箔線路層的該第一表面上。
  7. 如請求項1所述的封裝結構的製作方法，其中該增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔，該至少一絕緣層覆蓋該銅箔線路層，該至少一增層線路層配置於該至少一絕緣層上，而該至少一導電孔貫穿該至少一絕緣層且電性連接該至少一增層線路層與該銅箔線路層。
  8. 如請求項1所述的封裝結構的製作方法，其中於形成該封裝膠體之前，更包括： 形成一表面處理層於該增層結構層相對於該第二表面的一第三表面上，其中該至少一電子元件直接接觸該表面處理層。
  9. 如請求項1所述的封裝結構的製作方法，其中該至少一電子元件包括至少一微型發光二極體、至少一電阻、至少一電容、至少一驅動積體電路、至少一應用程式處理器、至少一記憶體或至少一高效能運算晶片。
  10. 一種封裝結構的製作方法，包括： 提供一第一載板，該第一載板具有一表面； 壓合一銅箔層於該第一載板的該表面上； 對該銅箔層進行一減成法程序，而形成一銅箔線路層於該第一載板上，其中該銅箔線路層暴露出該第一載板的部分該表面； 形成一增層結構層於該銅箔線路層與該第一載板的該表面上，其中該銅箔線路層的一第一表面切齊於該增層結構層的一第二表面； 提供一第二載板於該增層結構層相對於該第二表面的一第三表面上； 移除該第一載板於提供該第二載板之後，以暴露出該銅箔線路層的該第一表面與該增層結構層的該第二表面； 配置至少一電子元件於該銅箔線路層的該第一表面上； 形成一封裝膠體，以覆蓋該至少一電子元件與該增層結構層；以及 移除該第二載板，而暴露出該增層結構層的該第三表面。
  11. 如請求項10所述的封裝結構的製作方法，其中該第一載板包括： 一基材； 一離型膜，配置於該基材上；以及 一黏著層，配置於該離型膜上，且位於該離型膜與該銅箔層之間。
  12. 如請求項10所述的封裝結構的製作方法，其中於形成該增層結構層之後，且於提供該第二載板之前，更包括： 形成一表面處理層於該增層結構層的該第三表面上。
  13. 如請求項10所述的封裝結構的製作方法，其中於移除該第一載板之後，且於配置該至少一電子元件於該銅箔線路層的該第一表面上之前，更包括： 形成一表面處理層於該銅箔線路層的該第一表面上。
  14. 如請求項10所述的封裝結構的製作方法，其中該增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔，該至少一絕緣層覆蓋該銅箔線路層，該至少一增層線路層配置於該至少一絕緣層上，而該至少一導電孔貫穿該至少一絕緣層且電性連接該至少一增層線路層與該銅箔線路層。
  15. 如請求項10所述的封裝結構的製作方法，其中該至少一電子元件包括至少一微型發光二極體、至少一電阻、至少一電容、至少一驅動積體電路、至少一應用程式處理器、至少一記憶體或至少一高效能運算晶片。
  16. 一種封裝結構，包括： 一銅箔線路層； 一增層結構層，配置於該銅箔線路層上，其中該銅箔線路層的一第一表面切齊於該增層結構層的一第二表面； 至少一電子元件，配置於該增層結構層上；以及 一封裝膠體，覆蓋該至少一電子元件及該增層結構層。
  17. 如請求項16所述的封裝結構，更包括： 一黏著層，配置於該增層結構層的該第二表面上，且暴露出部分該銅箔線路層； 一第一表面處理層，配置於該增層結構層相對於該第二表面的一第三表面上，其中該至少一電子元件直接接觸該第一表面處理層；以及 一第二表面處理層，配置於該黏著層所暴露出的該銅箔線路層上。
  18. 如請求項16所述的封裝結構，更包括： 一第一表面處理層，配置於該增層結構層相對於該第二表面的一第三表面上，其中該至少一電子元件直接接觸該第一表面處理層；以及 一第二表面處理層，配置於該銅箔線路層的該第一表面上。
  19. 如請求項16所述的封裝結構，更包括： 一第一表面處理層，配置於於該銅箔線路層的該第一表面上，其中該至少一電子元件直接接觸該第一表面處理層；以及 一第二表面處理層，配置於該增層結構層相對於該第二表面的一第三表面上。
  20. 如請求項16所述的封裝結構，其中該增層結構層包括至少一絕緣層、至少一增層線路層與至少一導電孔，該至少一絕緣層覆蓋該銅箔線路層，該至少一增層線路層配置於該至少一絕緣層上，而該至少一導電孔貫穿該至少一絕緣層且電性連接該至少一增層線路層與該銅箔線路層。
  21. 如請求項20所述的封裝結構，其中該至少一電子元件於該增層結構層上的正投影不重疊於該至少一導電孔。
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