JP7359531B2 - 配線基板、配線基板の製造方法及び半導体パッケージの製造方法 - Google Patents

配線基板、配線基板の製造方法及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP7359531B2
JP7359531B2 JP2018109772A JP2018109772A JP7359531B2 JP 7359531 B2 JP7359531 B2 JP 7359531B2 JP 2018109772 A JP2018109772 A JP 2018109772A JP 2018109772 A JP2018109772 A JP 2018109772A JP 7359531 B2 JP7359531 B2 JP 7359531B2
Authority
JP
Japan
Prior art keywords
wiring
layer
carrier
wiring board
wiring member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018109772A
Other languages
English (en)
Other versions
JP2019212845A (ja
Inventor
淳史 佐藤
克哉 深瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2018109772A priority Critical patent/JP7359531B2/ja
Priority to US16/423,370 priority patent/US10707178B2/en
Publication of JP2019212845A publication Critical patent/JP2019212845A/ja
Application granted granted Critical
Publication of JP7359531B2 publication Critical patent/JP7359531B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/007Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312Antimony [Sb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399Material
    • H01L2224/814Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10378Interposers

Description

本発明は、配線基板、配線基板の製造方法及び半導体パッケージの製造方法に関する。
半導体パッケージに用いる配線基板の一つとして、コア基板を含まないコアレス基板が知られている。コアレス基板は配線基板の薄型化に好適である。その一方で、コアレス基板は、コア基板を含む配線基板よりも撓みやすく、その形状を維持しにくいため、取り扱いにくい。そこで、コアレス基板を剛性が高いキャリアに接着した上で、半導体チップを実装することがある。キャリアに接着することでコアレス基板のハンドリング性が向上する。
特開2017-84886号公報
しかしながら、半導体チップを実装する際に、コアレス基板をキャリアに接着して構成された配線基板に反りが発生していることがある。このような配線基板の反りは半導体チップとの間の位置合わせ精度の低下につながる。
本発明は、半導体チップを実装する際の反りを抑制することができる配線基板、配線基板の製造方法及び半導体パッケージの製造方法を提供することを目的とする。
配線基板の一態様は、第1の面及び第2の面を備え、前記第1の面と前記第2の面との間に複数の配線層を有する配線部材と、接着剤を介して前記第1の面に接着され、互いに熱膨張係数が異なる複数の層を有するキャリアと、を有する。前記複数の配線層に含まれる配線のピッチは、前記第1の面側よりも前記第2の面側で狭くなっている。加熱されたときに前記第2の面が前記第1の面よりも大きく熱膨張し、加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、前記キャリアに含まれる層は、前記配線部材に近いものほど低い熱膨張係数を有する。または、加熱されたときに前記第1の面が前記第2の面よりも大きく熱膨張し、加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、前記キャリアに含まれる層は、前記配線部材に近いものほど高い熱膨張係数を有する。
開示の技術によれば、半導体チップを実装する際の反りを抑制することができる。
配線基板の製造方法の参考例を示す断面図である。 配線基板を用いた半導体パッケージの製造方法の参考例を示す断面図である。 参考例における熱変形の一例を示す模式図である。 第1の実施形態に係る配線基板の構造を示す平面図である。 第1の実施形態に係る配線基板の構造を示す断面図である。 第1の実施形態に係る配線基板の熱変形の一例を示す模式図である。 第1の実施形態に係る配線基板の製造方法を示す図(その1)である。 第1の実施形態に係る配線基板の製造方法を示す図(その2)である。 第1の実施形態に係る配線基板の製造方法を示す図(その3)である。 第1の実施形態に係る配線基板の製造方法を示す図(その4)である。 第1の実施形態に係る配線基板の製造方法を示す図(その5)である。 第1の実施形態に係る配線基板の製造方法を示す図(その6)である。 第2の実施形態に係る半導体パッケージの製造方法を示す図(その1)である。 第2の実施形態に係る半導体パッケージの製造方法を示す図(その2)である。 第2の実施形態に係る半導体パッケージの製造方法を示す図(その3)である。 第2の実施形態に係る半導体パッケージの製造方法を示す図(その4)である。 第3の実施形態に係る半導体パッケージの製造方法を示す図(その1)である。 第3の実施形態に係る半導体パッケージの製造方法を示す図(その2)である。 第3の実施形態に係る半導体パッケージの製造方法を示す図(その3)である。 第3の実施形態に係る半導体パッケージの製造方法を示す図(その4)である。 第4の実施形態に係る配線基板の構造を示す断面図である。 第4の実施形態に係る配線基板の熱変形の一例を示す模式図である。 第4の実施形態に係る配線基板の製造方法を示す図(その1)である。 第4の実施形態に係る配線基板の製造方法を示す図(その2)である。 第4の実施形態に係る配線基板の製造方法を示す図(その3)である。
本発明者らは、半導体チップを実装する際に配線基板に反りが発生している原因を究明すべく鋭意検討を行った。そして、本発明者らによる詳細な解析の結果、搬送中やリフロー中に温度変化を受けてもキャリア自体は反りにくく、配線層及び絶縁層を含む配線基板の反りを十分に防止できていないことが明らかになった。すなわち、キャリアの内部構造の対称性が高いため、キャリアは等方的に熱膨張又は熱収縮するだけでキャリアに反りが生じにくいのである。ここで、参考例を用いて、この新たな知見について説明する。
図1は、配線基板の製造方法の参考例を示す断面図であり、図2は、配線基板を用いた半導体パッケージの製造方法の参考例を示す断面図である。
この参考例では、図1(a)に示すように、ビルドアップ法により、支持体10の両主面上に配線部材20を形成する。配線部材20は複数の配線層及び絶縁層を含むが、ここでは図示を省略する。次いで、図1(b)に示すように、接着剤40を介して配線部材20上にキャリア30を接着する。その後、図1(c)に示すように、配線部材20を支持体10から分離する。このようにして、配線部材20及びキャリア30を含む構造体が得られる。そして、このような構造体をスライサー等により複数に切断することにより、複数の配線基板9が製造される。なお、図1には、切断後に配線基板9となる領域のみを図示している。
配線基板9を用いて半導体パッケージを製造する場合、図2(a)に示すように、配線基板9上にバンプ51を介して半導体チップ50を載置し、リフローを行う。次いで、図2(b)に示すように、熱硬化性の封止樹脂52を用いた樹脂封止を行う。その後、図2(c)に示すように、キャリア30及び接着剤40を剥離し、配線部材20の半導体チップ50が搭載された面とは逆側の面にバンプ53を形成する。
このようにして、半導体パッケージを製造することができる。
この参考例では、配線部材20は、図3(a)に示すように、加熱中に凹状に熱変形し、キャリア30は、図3(b)に示すように、加熱中に反ることなく一様に熱膨張するものとする。この場合、配線基板9の反りは、図3(c)に示すように、配線部材20の反りよりも小さくなるものの、解消はされない。従って、配線部材20も同程度に反っている。配線部材20が加熱中に凸状に熱変形する場合も、同様に、配線基板9及び配線部材20の反りは解消されない。
半導体パッケージの製造方法に着目すると、配線基板9の反りはリフロー中に顕著になり、バンプ51と配線部材20との間に位置ずれが発生し得る。また、配線部材20の反りに伴って、配線部材20の内部の配線層に断線等のダメージが生じることもある。更に、配線部材20が、半導体チップ50の実装前に高温下で搬送された場合には、搬送中に反りが生じて、搬送ラック中で揺れて搬送ラックから落下する可能性もある。また、半導体チップ50が正常に実装された場合でも、反りに伴う外観不良が生じる可能性もある。
厚いキャリアを用いることで配線部材の反りを抑制することも考えられるが、コストの著しい上昇が懸念される。また、キャリア自体の剛性が過剰に高くなり、キャリアを剥離する際に配線部材に変形が生じるおそれもある。
少なくとも配線部材の支持体とは反対側にキャリアを接着した配線基板に関してこれらの現象はこれまで解明されておらず、その対策もとられていない。このような状況下で本発明者らが更に鋭意検討を行った結果、配線部材の熱変形の態様に応じて、適切な熱膨張係数を備えたキャリアを用いることで、半導体チップを実装する際の配線基板の反りを十分に抑制できることが明らかになった。
本発明者らは、これらの新たな知見に基づいて、以下のような実施形態に想到した。以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
(第1の実施形態)
第1の実施形態について説明する。第1の実施形態は配線基板に関する。
[配線基板の構造]
先ず、配線基板の構造について説明する。図4は、第1の実施形態に係る配線基板の構造を示す平面図であり、図5は、第1の実施形態に係る配線基板の構造を示す断面図である。図5は、図4中のI-I線に沿った断面図に相当する。
図4に示すように、第1の実施形態に係る配線基板1は、2点鎖線Cで囲まれた複数の領域を備えたシート状の配線基板である。配線基板1は、半導体チップの搭載や封止樹脂の形成等の工程を経たのち、支持体が除去され、最終的には2点鎖線Cに沿って切断され、個片化された複数の半導体パッケージとなる。なお、図4に示す例では、配線基板1は、2点鎖線Cで囲まれた18の領域を有するが、領域の数はこれには限定されない。
図5に示すように、配線基板1は、配線部材200及びキャリア300を有する。配線部材200は第1の面200A及び第2の面200Bを備えており、キャリア300は接着剤400を介して第1の面200Aに接着されている。
配線部材200は、配線層201、絶縁層202、配線層204、絶縁層205及び配線層207を含む。配線層204が配線層201と配線層207との間に位置し、配線層201が配線層204の第2の面200B側に位置し、配線層207が配線層204の第1の面200A側に位置する。絶縁層202にビアホール203が形成されており、配線層204の一部がビアホール203を通じて配線層201に接続されている。また、絶縁層205にビアホール206が形成されており、配線層207の一部がビアホール206を通じて配線層204に接続されている。配線層201に含まれる配線のピッチは配線層204に含まれる配線のピッチよりも狭く、配線層204に含まれる配線のピッチは配線層207に含まれる配線のピッチよりも狭い。
配線層201、204及び207の材料としては、例えば、銅(Cu)や銅合金を用いることができる。絶縁層202及び205の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、絶縁層202及び205の材料としては、例えば、ガラス、アラミド、LCP(Liquid Crystal Polymer)繊維の織布や不織布などの補強材に、エポキシ樹脂やポリイミド樹脂等を主成分とする熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることもできる。なお、絶縁層202及び205の材料としては、熱硬化性を有する絶縁性樹脂や感光性を有する絶縁性樹脂を用いることができる。
絶縁層202の第2の面200B側がソルダレジスト層210により覆われ、ソルダレジスト層210に配線層201の一部を露出する開口部211が形成されている。絶縁層205の第1の面200A側がソルダレジスト層208により覆われ、ソルダレジスト層208に配線層207の一部を露出する開口部209が形成されている。
ソルダレジスト層208及び210の材料として、例えば感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等が用いられる。なお、ソルダレジスト層210が形成されていなくてもよい。
本実施形態において、配線部材200は加熱されると、第2の面200Bが第1の面200Aよりも大きく熱膨張するものとする。つまり、加熱により配線部材200はキャリア300上で凸状に熱変形するものとする。配線部材200の熱変形の形態は、配線層201、204及び207の材料及び厚さ、並びに絶縁層202及び205の材料及び厚さ等に依存する。
キャリア300は、第1の層301、第1の層301上方の第2の層302、及び第2の層302上方の第3の層303を有する。第1の層301及び第2の層302は接着剤311により互いに接着され、第2の層302及び第3の層303は接着剤312により互いに接着されている。第2の層302の熱膨張係数は第1の層301の熱膨張係数より低く、第3の層303の熱膨張係数は第2の層302の熱膨張係数より低い。例えば、第1の層301の熱膨張係数は24ppm/℃~29ppm/℃、第2の層302の熱膨張係数は20ppm/℃~23ppm/℃、第3の層303の熱膨張係数は15ppm/℃~19ppm/℃である。
第1の層301、第2の層302及び第3の層303としては、例えばポリイミドフィルムを用いることができる。また、第1の層301、第2の層302及び第3の層303に銅板又は銅箔を用いてもよく、アルミニウム板又はアルミニウム箔を用いてもよい。接着剤311及び312の材料としては、例えば紫外線の照射によって接着力が低下するものを用いることができる。また、接着剤311及び312の材料としては、例えば常温硬化型、熱硬化型又は低温硬化型の接着剤を用いることができる。
配線基板1では、第3の層303が接着剤400により第1の面200Aに接着されている。接着剤400の材料としては、同様に、例えば紫外線の照射によって接着力が低下するものを用いることができる。また、接着剤400の材料としては、例えば常温硬化型、熱硬化型又は低温硬化型の接着剤を用いることができる。
接着剤311、接着剤312及び接着剤400として、紫外線の照射によって接着力が低下するものを用いる場合、紫外線の感度は、接着剤311よりも接着剤312の方が低く、接着剤312よりも接着剤400の方が低くすることができる。言い換えれば、紫外線照射での剥がれ易さが接着剤311よりも接着剤312の方が剥がれにくく、接着剤312よりも接着剤400の方が剥がれにくい。
また、接着剤311、接着剤312及び接着剤400として、常温硬化型、熱硬化型又は低温硬化型接着剤を用いる場合、接着の強度は、接着剤400よりも接着剤312の方が低く、接着剤312よりも接着剤311の方が低くすることができる。言い換えれば、剥がれ易さが接着剤311よりも接着剤312の方が剥がれにくく、接着剤312よりも接着剤400の方が剥がれにくい。
このように、接着剤311、接着剤312及び接着剤400の感度や強度を段階的に変えることによって、配線部材の反りに対するキャリアの反りの調整を容易に行うことができる。
次に、第1の実施形態に係る配線基板1の熱変形について説明する。図6は、第1の実施形態に係る配線基板の熱変形の一例を示す模式図である。
本実施形態では、図6(a)に示すように、配線部材200は加熱により凸状に熱変形しようとする。キャリア300に関しては、第2の層302の熱膨張係数が第1の層301の熱膨張係数より低く、第3の層303の熱膨張係数が第2の層302の熱膨張係数より低い。従って、図6(b)に示すように、キャリア300は加熱により凹状に熱変形しようとする。つまり、加熱されたときに配線部材200が反ろうとする方向とキャリア300が反ろうとする方向とが逆向きである。また、配線部材200は接着剤400によりキャリア300に接着されている。このため、配線部材200及びキャリア300は互いの熱変形を拘束し合い、配線部材200の反り及びキャリア300の反りが互いに相殺され、図6(c)に示すように、配線基板1の反りは著しく抑制される。配線基板1の反りが抑制されるため、配線部材200の反りも抑制される。
このように、本実施形態によれば、加熱に伴う配線部材200の反りを著しく抑制することができる。従って、後述のように、半導体パッケージの製造過程において、半導体チップを高精度で位置合わせすることができる。また、配線基板1の反りに伴う搬送不良及び外観不良も抑制できる。
また、本実施形態では、配線層201に含まれる配線のピッチが配線層207に含まれる配線のピッチよりも狭い。従って、パッド(外部端子)のピッチが狭い半導体チップの実装に用いることができる。
なお、第1の層301、第2の層302及び第3の層303の剛性は、配線部材200の剛性よりも低いことが好ましい。半導体パッケージの製造過程においてキャリア300は配線部材200から剥離されるが、その際に第1の層301、第2の層302及び第3の層303の剛性が高すぎると、配線部材200が変形する可能性があるためである。
[配線基板の製造方法]
次に、配線基板1の製造方法について説明する。図7~図12は、第1の実施形態に係る配線基板の製造方法を示す図である。
先ず、図7に示すように、支持体100を準備する。図7(a)は平面図であり、図7(b)は図7(a)中のI-I線に沿った断面図である。支持体100は、支持基板101、並びに支持基板101の両面に設けられた接着層102及び金属層103を含む。
支持基板101としては、例えば、ガラス繊維やアラミド繊維等の織布や不織布(図示せず)にエポキシ系樹脂等の絶縁樹脂を含侵させたものを用いることができる。接着層102としては、例えば、銅箔、アルミ箔、ニッケル箔、亜鉛箔等の金属箔、セラミック板、アクリルやポリイミド等の樹脂を主成分とする樹脂シート等を用いることができる。金属層103としては、例えば、銅箔等を用いることができる。
図7(a)において、2点鎖線Dで囲まれた各領域は、シート状の配線基板1となる領域を示している。つまり、2点鎖線Dで囲まれた各領域は、2点鎖線Dに沿って切断され、個片化された複数のシート状の配線基板1(図4及び図5参照)となる。2点鎖線Dで囲まれた各領域は、平面視において、支持体100の外縁部よりも内側の領域に配されている。なお、図7(a)の例では、2点鎖線Dで囲まれた8の領域が示されているが、領域の数はこれには限定されない。
なお、以降は、図7(a)の2点鎖線Dで囲まれた1つの配線基板1となる領域内の、最終的に個片化されて半導体パッケージとなる領域(図4の2点鎖線Cで囲まれた領域に対応)の断面図を用いて各工程の説明を行う。また、以下の説明において、「上」とは、支持体100を基準として、支持体100から離間する方向を意味することがある。
支持体100の準備後、図8(a)に示すように、支持体100の両側において、金属層103上に配線層201を形成する。配線層201は、例えばセミアディティブ法によって形成することができる。例えば、金属層103の表面に、所望の位置に開口部を有するレジスト層を形成する。開口部は、配線層201に対応する部分の金属層103を露出するように形成される。レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。続いて、レジスト層をめっきマスクとして、金属層103の表面に、金属層103をめっき給電層に利用する電解めっき(電解銅めっき)を施し、配線層201を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去する。
次いで、図8(b)に示すように、支持体100の両側において、配線層201を覆う絶縁層202を金属層103上に形成する。絶縁層202の形成では、例えば、未硬化の樹脂フィルムを貼付し、加熱処理して硬化させる。絶縁層202は、例えばエポキシ樹脂又はポリイミド樹脂等の絶縁樹脂から形成される。液状樹脂を塗布することにより、絶縁層202を形成してもよい。
その後、支持体100の両側において、絶縁層202を貫通し、配線層201の一部を露出するビアホール203を絶縁層202に形成する。ビアホール203は、例えばCOレーザ等を用いたレーザ加工により形成することができる。必要に応じてデスミア処理を行ってもよい。
続いて、支持体100の両側において、ビアホール203を通じて配線層201に接続される配線層204を絶縁層202上に形成する。配線層204は、例えばセミアディティブ法によって形成することができる。例えば、先ず、絶縁層202の上面にシード層を例えば無電解めっき法により形成する。シード層上に所定の箇所に開口部を有するレジスト層を形成する。レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。そのレジスト層をめっきマスクとして、シード層をめっき給電層に利用する電解めっき(電解銅めっき)を施し、電解めっき層を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去し、電解めっき層をエッチングマスクとして不要なシード層を除去する。これにより、配線層204が形成される。
配線層204の形成後、図9(a)に示すように、支持体100の両側において、配線層204を覆う絶縁層205を絶縁層202上に形成する。絶縁層205は絶縁層202と同様の方法で形成することができる。その後、絶縁層205を貫通し、配線層204の一部を露出するビアホール206を絶縁層205に形成する。ビアホール206はビアホール203と同様の方法で形成することができる。続いて、ビアホール206を通じて配線層204に接続される配線層207を絶縁層205上に形成する。配線層207は配線層204と同様の方法で形成することができる。
次いで、図9(b)に示すように、支持体100の両側において、開口部209を有するソルダレジスト層208を絶縁層205上に形成する。ソルダレジスト層208は、例えば、感光性の樹脂フィルムをラミネートし、又は液状やペースト状の樹脂を塗布し、当該樹脂をフォトリソグラフィ法により露光及び現像して所要の形状にパターニングすることにより得られる。開口部209により、配線層207の上面の一部を外部接続端子として露出する。このようにして、支持体100の両側に配線部材200が得られる。
その後、図10に示すように、支持体100の両側において、予め準備しておいたキャリア300を、配線部材200の第1の面200Aに、ソルダレジスト層208の表面全体を覆うようにして接着剤400により接着する。このとき、キャリア300は、第3の層303が接着剤400に接するようにして配線部材200の第1の面200Aに接着する。
次いで、図11に示すように、支持体100の両側から配線部材200を分離する。
その後、図12に示すように、開口部211を有するソルダレジスト層210を絶縁層202上に形成する。ソルダレジスト層210はソルダレジスト層208と同様の方法で形成することができる。なお、図12には、配線部材200等の一方のみを図示している。
続いて、図12に示す構造体を図7中の2点鎖線Dに沿ってスライサー等により切断する。これにより、図12に示す構造体が個片化され、第1の実施形態に係る配線基板1が複数得られる。このようにして、第1の実施形態に係る配線基板1を製造することができる。
このような方法によれば、配線のピッチが狭い配線層201を配線のピッチが広い配線層207より先に支持体100側で形成しているため、パッドのピッチが狭い半導体チップの実装に好適な配線基板1を容易に製造することができる。
なお、第1の層301、第2の層302及び第3の層303の材料及び厚さ等は、例えば有限要素法を用いたシミュレーションを通じて、配線部材200の反りを防止できるように適宜選択することが好ましい。また、シミュレーションを通じて選択した後に、後述のような方法により、実際に半導体パッケージを製造し、その結果をフィードバックして、より適切な材料及び厚さ等を用いることが好ましい。
(第2の実施形態)
次に、第2の実施形態について説明する。第2の実施形態は、第1の実施形態に係る配線基板1を用いた半導体パッケージの製造方法に関する。図13~図16は、第2の実施形態に係る半導体パッケージの製造方法を示す図である。
第2の実施形態においては、先ず、図13に示すように、配線基板1上にバンプ501を介して半導体チップ500をフリップチップ実装する。具体的には、リフローにより、配線基板1の開口部211から露出する配線層207と、半導体チップ500のパッド(図示せず)とをバンプ501を介して接合する。バンプ501としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。なお、半導体チップ500と配線部材200との間にアンダーフィル樹脂を充填してもよい。リフローの温度は、例えば200℃~250℃とする。リフロー中の昇温につれて、配線部材200は凸状に反ろうとし、キャリア300は凹状に反ろうとする。反ろうとする方向が逆向きであるため、配線基板1の全体としての反りが抑制される。また、リフロー後の降温につれて、配線部材200及びキャリア300は平坦な形状に戻ろうとするが、このときも配線部材200及びキャリア300の反ろうとする方向が逆向きであるため、配線基板1の全体としての反りが抑制される。従って、リフロー工程中の配線基板1の熱変形が抑制される。
次いで、図14に示すように、封止金型を用いたトランスファーモールド法等により、半導体チップ500及びバンプ501を封止する封止樹脂502を形成する。封止樹脂502としては、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂等の絶縁性樹脂(所謂モールド樹脂)を用いることができる。そして、封止樹脂502を硬化させるために加熱する。このときの加熱温度は、例えば130℃~170℃とする。この加熱中でも、昇温につれて、配線部材200は凸状に反ろうとし、キャリア300は凹状に反ろうとするが、反ろうとする方向が逆向きであるため、配線基板1の全体としての反りが抑制される。また、加熱後の降温につれて、配線部材200及びキャリア300は平坦な形状に戻ろうとするが、このときも配線部材200及びキャリア300の反ろうとする方向が逆向きであるため、配線基板1の全体としての反りが抑制される。従って、この封止樹脂形成工程中の配線基板1の熱変形が抑制される。
その後、図15に示すように、キャリア300を配線部材200から剥離する。続いて、配線層207の下面にバンプ503を形成する。バンプ503としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
続いて、図16に示すように、図15に示す構造体を2点鎖線Cに沿ってスライサー等により切断する。これにより、図15に示す構造体が個片化され、半導体パッケージ5が複数得られる。このようにして、半導体パッケージ5を製造することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。第3の実施形態は、第1の実施形態に係る配線基板1を用いた半導体パッケージの製造方法に関する。図17~図20は、第2の実施形態に係る半導体パッケージの製造方法を示す図である。
第3の実施形態においては、第2の実施形態と同様に、図17に示すように、配線基板1上にバンプ501を介して半導体チップ500をフリップチップ実装する。具体的には、リフローにより、配線基板1の開口部211から露出する配線層207と、半導体チップ500のパッド(図示せず)とをバンプ501を介して接合する。第2の実施形態と同様に、リフロー中の配線基板1の熱変形が抑制される。
次いで、図18に示すように、第1の層301を接着剤312と共に第2の層302から剥離する。
その後、第2の実施形態と同様に、図19に示すように、封止金型を用いたトランスファーモールド法等により、半導体チップ500及びバンプ501を封止する封止樹脂502を形成する。封止樹脂502としては、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂等の絶縁性樹脂(所謂モールド樹脂)を用いることができる。そして、封止樹脂502を硬化させるために加熱する。このときの加熱温度は、例えば130℃~170℃とする。
その後、図20に示すように、キャリア300を配線部材200から剥離する。続いて、配線層207の下面にバンプ503を形成する。図20に示す構造体を2点鎖線Cに沿ってスライサー等により切断する。これにより、図20に示す構造体が個片化され、半導体パッケージ5が複数得られる。このようにして、半導体パッケージ5を製造することができる。
半導体チップ500の実装後では、配線部材200の熱変形は半導体チップ500によって拘束され得る。従って、半導体チップ500からの拘束力の強さによっては、第1の層301の熱変形は配線部材200の熱変形の拘束に過剰になることもある。本実施形態では、封止樹脂502を硬化させるための加熱の前に第1の層301を剥離しているため、配線部材200の熱変形を適度なバランスで抑制することができる。なお、半導体チップ500からの拘束力の強さによっては第1の層301だけでなく第2の層302も剥離してよい。
(第4の実施形態)
次に、第4の実施形態について説明する。第4の実施形態は配線基板に関する。
[配線基板の構造]
先ず、配線基板の構造について説明する。図21は、第4の実施形態に係る配線基板の構造を示す断面図である。
第4の実施形態に係る配線基板2では、配線部材200は加熱されると、第1の面200Aが第2の面200Bよりも大きく熱膨張するものとする。つまり、加熱により配線部材200は凹状に熱変形するものとする。配線部材200の熱変形の形態は、配線層201、204及び207の材料及び厚さ、並びに絶縁層202及び205の材料及び厚さ等の要素に依存し、例えば、これらの1以上の要素が第1の実施形態と相違している。
また、図21に示すように、キャリア300自体の構成は第1の実施形態のものと同様であるが、配線基板2では、第1の層301が接着剤400により第1の面200Aに接着されている。すなわち、キャリア300からみて配線部材200が上方にあるとして、キャリア300は、第3の層303、第3の層303上方の第2の層302、及び第2の層302上方の第1の層301を有する。第1の層301及び第2の層302は接着剤311により互いに接着され、第2の層302及び第3の層303は接着剤312により互いに接着されている。第2の層302の熱膨張係数は第1の層301の熱膨張係数より低く、第3の層303の熱膨張係数は第2の層302の熱膨張係数より低い。例えば、第1の層301の熱膨張係数は24ppm/℃~29ppm/℃、第2の層302の熱膨張係数は20ppm/℃~23ppm/℃、第3の層303の熱膨張係数は15ppm/℃~19ppm/℃である。
他の構成は第1の実施形態と同様である。
次に、第4の実施形態に係る配線基板2の熱変形について説明する。図22は、第4の実施形態に係る配線基板の熱変形の一例を示す模式図である。
本実施形態では、図22(a)に示すように、配線部材200は加熱により凹状に熱変形しようとする。また、図22(b)に示すように、キャリア300は加熱により凸状に熱変形しようとする。つまり、加熱されたときに配線部材200が反ろうとする方向とキャリア300が反ろうとする方向とが逆向きである。また、配線部材200は接着剤400によりキャリア300に接着されている。このため、配線部材200及びキャリア300は互いの熱変形を拘束し合い、配線部材200の反り及びキャリア300の反りが互いに相殺され、図22(c)に示すように、配線基板2の反りは著しく抑制される。配線基板2の反りが抑制されるため、配線部材200の反りも抑制される。また、加熱後の降温につれて、配線部材200及びキャリア300は平坦な形状に戻ろうとするが、このときも配線部材200及びキャリア300の反ろうとする方向が逆向きであるため、配線基板2の全体としての反りが抑制される。
このように、本実施形態によれば、加熱に伴う配線部材200の反りを著しく抑制することができる。従って、第1の実施形態と同様に、半導体パッケージの製造過程において、半導体チップを高精度で位置合わせすることができる。また、配線基板2の反りに伴う搬送不良及び外観不良も抑制できる。
[配線基板の製造方法]
次に、配線基板2の製造方法について説明する。図23~図25は、第4の実施形態に係る配線基板の製造方法を示す図である。
先ず、第1の実施形態と同様にして、支持体100を準備し、支持体100の両側に配線部材200を形成する(図9(b)参照)。次いで、図23に示すように、支持体100の両側において、予め準備しておいたキャリア300を、配線部材200の第1の面200Aに、ソルダレジスト層208の表面全体を覆うようにして接着剤400により接着する。このとき、キャリア300は、第1の層301が接着剤400に接するようにして配線部材200の第1の面200Aに接着する。
その後、図24に示すように、支持体100の両側から配線部材200を分離する。
続いて、図25に示すように、開口部211を有するソルダレジスト層210を絶縁層202上に形成する。ソルダレジスト層210はソルダレジスト層208と同様の方法で形成することができる。なお、図25には、配線部材200等の一方のみを図示している。
続いて、図25に示す構造体を図7中の2点鎖線Dに沿ってスライサー等により切断する。これにより、図25に示す構造体が個片化され、第4の実施形態に係る配線基板2が複数得られる。このようにして、第4の実施形態に係る配線基板2を製造することができる。
このような方法によれば、配線のピッチが狭い配線層201を配線のピッチが広い配線層207より先に支持体100側で形成しているため、パッドのピッチが狭い半導体チップの実装に好適な配線基板2を容易に製造することができる。
第2、第3の実施形態と同様の方法により、配線基板2を用いて半導体パッケージを製造することができる。この場合も、反りを抑制することができる。
なお、キャリアに含まれる層の数は3に限定されず、2であってもよく4以上であってもよい。キャリアに含まれる層の数が3以上である場合、配線部材が反ろうとする方向に応じて、配線部材に近づくほど熱膨張係数が小さくなるか、又は大きくなることが好ましい。
また、これらの実施形態では、配線部材の反り及びキャリアの反りが互いに相殺されることで平坦な配線基板を得ている。そのため、キャリアには、微妙な熱膨張係数の制御が求められる。キャリアに含まれる層の数が1又は2である場合、反り量の調整は、各層の材質や厚さで調節するしかなく、配線部材の反りを相殺するための制御は難しい。しかし、キャリアに含まれる層の数が3以上である場合、中間の層の熱膨張係数(材質)と厚さ等で調整が行えるため、配線部材の反りを相殺するための微妙な熱膨張係数の制御ができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
1、2 配線基板
5 半導体パッケージ
100 支持体
200 配線部材
200A 第1の面
200B 第2の面
300 キャリア
301 第1の層
302 第2の層
303 第3の層
311、312、400 接着剤
500 半導体チップ
501 バンプ
502 封止樹脂
503 バンプ

Claims (7)

  1. 第1の面及び第2の面を備え、前記第1の面と前記第2の面との間に複数の配線層を有する配線部材と、
    接着剤を介して前記第1の面に接着され、互いに熱膨張係数が異なる複数の層を有するキャリアと、
    を有し、
    前記複数の配線層に含まれる配線のピッチは、前記第1の面側よりも前記第2の面側で狭くなっており、
    加熱されたときに前記第2の面が前記第1の面よりも大きく熱膨張し、
    加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、
    前記キャリアに含まれる層は、前記配線部材に近いものほど低い熱膨張係数を有することを特徴とする配線基板。
  2. 第1の面及び第2の面を備え、前記第1の面と前記第2の面との間に複数の配線層を有する配線部材と、
    接着剤を介して前記第1の面に接着され、互いに熱膨張係数が異なる複数の層を有するキャリアと、
    を有し、
    前記複数の配線層に含まれる配線のピッチは、前記第1の面側よりも前記第2の面側で狭くなっており、
    加熱されたときに前記第1の面が前記第2の面よりも大きく熱膨張し、
    加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、
    前記キャリアに含まれる層は、前記配線部材に近いものほど高い熱膨張係数を有することを特徴とする配線基板。
  3. 前記キャリアが有する層の数が3以上であることを特徴とする請求項1又は2に記載の配線基板。
  4. 支持体上に、第1の面及び第2の面を備え、前記第1の面と前記第2の面との間に複数の配線層を有する配線部材を、前記第2の面が前記支持体側となるように形成する工程と、
    互いに熱膨張係数が異なる複数の層を有するキャリアを、接着剤を介して前記第1の面に接着する工程と、
    前記配線部材を前記支持体から分離する工程と、
    を有し、
    前記複数の配線層に含まれる配線のピッチは、前記第1の面側よりも前記第2の面側で狭くなっており、
    加熱されたときに前記第2の面が前記第1の面よりも大きく熱膨張し、
    加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、
    前記キャリアに含まれる層は、前記配線部材に近いものほど低い熱膨張係数を有することを特徴とする配線基板の製造方法。
  5. 支持体上に、第1の面及び第2の面を備え、前記第1の面と前記第2の面との間に複数の配線層を有する配線部材を、前記第2の面が前記支持体側となるように形成する工程と、
    互いに熱膨張係数が異なる複数の層を有するキャリアを、接着剤を介して前記第1の面に接着する工程と、
    前記配線部材を前記支持体から分離する工程と、
    を有し、
    前記複数の配線層に含まれる配線のピッチは、前記第1の面側よりも前記第2の面側で狭くなっており、
    加熱されたときに前記第1の面が前記第2の面よりも大きく熱膨張し、
    加熱されたときに前記配線部材が反ろうとする方向と前記キャリアが反ろうとする方向とが逆向きであり、
    前記キャリアに含まれる層は、前記配線部材に近いものほど高い熱膨張係数を有することを特徴とする配線基板の製造方法。
  6. 請求項1乃至3のいずれか1項に記載の配線基板上に半導体チップを実装する工程と、
    前記半導体チップを封止する工程と、
    前記半導体チップの封止後に、前記キャリアを前記配線部材から剥離する工程と、
    を有することを特徴とする半導体パッケージの製造方法。
  7. 前記半導体チップを実装する工程と前記半導体チップを封止する工程との間に、前記キャリアに含まれる層の一部を剥離する工程を有することを特徴とする請求項6に記載の半導体パッケージの製造方法。
JP2018109772A 2018-06-07 2018-06-07 配線基板、配線基板の製造方法及び半導体パッケージの製造方法 Active JP7359531B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018109772A JP7359531B2 (ja) 2018-06-07 2018-06-07 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
US16/423,370 US10707178B2 (en) 2018-06-07 2019-05-28 Wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018109772A JP7359531B2 (ja) 2018-06-07 2018-06-07 配線基板、配線基板の製造方法及び半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2019212845A JP2019212845A (ja) 2019-12-12
JP7359531B2 true JP7359531B2 (ja) 2023-10-11

Family

ID=68764245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018109772A Active JP7359531B2 (ja) 2018-06-07 2018-06-07 配線基板、配線基板の製造方法及び半導体パッケージの製造方法

Country Status (2)

Country Link
US (1) US10707178B2 (ja)
JP (1) JP7359531B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11304290B2 (en) * 2017-04-07 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods
TWI759095B (zh) * 2021-02-04 2022-03-21 欣興電子股份有限公司 封裝結構及其製作方法
US11855011B2 (en) * 2021-03-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260334A (ja) 2008-03-28 2009-11-05 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP4897281B2 (ja) * 2005-12-07 2012-03-14 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP4764731B2 (ja) * 2006-01-30 2011-09-07 富士通株式会社 多層構造のプリント配線基板
TWI388018B (zh) * 2009-10-22 2013-03-01 Unimicron Technology Corp 封裝結構之製法
CN102413641A (zh) * 2010-07-22 2012-04-11 日本特殊陶业株式会社 多层型线路板及其制造方法
JP6081693B2 (ja) * 2011-09-12 2017-02-15 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9247636B2 (en) * 2013-03-12 2016-01-26 International Business Machines Corporation Area array device connection structures with complimentary warp characteristics
JP2015090894A (ja) * 2013-11-05 2015-05-11 イビデン株式会社 プリント配線板
KR20150062556A (ko) * 2013-11-29 2015-06-08 삼성전기주식회사 휨방지 부재가 구비된 스트립 레벨 기판 및 이의 제조 방법
JP6133227B2 (ja) * 2014-03-27 2017-05-24 新光電気工業株式会社 配線基板及びその製造方法
JP6358887B2 (ja) * 2014-07-31 2018-07-18 新光電気工業株式会社 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
JP2016048768A (ja) * 2014-08-28 2016-04-07 日立化成株式会社 配線板及び半導体装置の製造方法
KR20170000458A (ko) * 2015-06-23 2017-01-03 삼성전자주식회사 기판 스트립
JP2017084886A (ja) 2015-10-26 2017-05-18 京セラ株式会社 配線基板およびこれを用いた半導体素子の実装構造。
JP6693850B2 (ja) * 2016-09-30 2020-05-13 新光電気工業株式会社 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP2018082038A (ja) * 2016-11-16 2018-05-24 イビデン株式会社 支持板付き配線基板及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260334A (ja) 2008-03-28 2009-11-05 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法

Also Published As

Publication number Publication date
US20190378804A1 (en) 2019-12-12
US10707178B2 (en) 2020-07-07
JP2019212845A (ja) 2019-12-12

Similar Documents

Publication Publication Date Title
JP4334005B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
JP4635033B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
US8188375B2 (en) Multilayer circuit board and method for manufacturing the same
JP4897281B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
US5542175A (en) Method of laminating and circuitizing substrates having openings therein
JP5410660B2 (ja) 配線基板及びその製造方法と電子部品装置及びその製造方法
US9997441B2 (en) Support member, wiring substrate, method for manufacturing wiring substrate, and method for manufacturing semiconductor package
JP4661787B2 (ja) 配線基板とその製造方法
JP7359531B2 (ja) 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
JP2007150002A (ja) 半導体ic内蔵基板及びその製造方法
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
US10271430B2 (en) Printed wiring board having support plate and method for manufacturing printed wiring board having support plate
US11152293B2 (en) Wiring board having two insulating films and hole penetrating therethrough
US10779406B2 (en) Wiring substrate
US10905005B2 (en) Wiring board, laminated wiring board, and semiconductor device
US20180054891A1 (en) Printed wiring board and method for manufacturing printed wiring board
US20180054888A1 (en) Printed wiring board and method for manufacturing the same
JP6693850B2 (ja) キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP2019079878A (ja) プリント配線板と支持体との組立体およびその製造方法
US11553601B2 (en) Wiring board and method for manufacturing the same
US20230411264A1 (en) Laminated wiring board
JP2019079874A (ja) プリント配線板と支持体との組立体およびその製造方法
JP2022172626A (ja) 配線基板及びその製造方法
JP2019079869A (ja) プリント配線板と支持体との組立体およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211213

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220630

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220630

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220708

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220712

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20220930

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20221011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230928

R150 Certificate of patent or registration of utility model

Ref document number: 7359531

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150