JP2017084886A - 配線基板およびこれを用いた半導体素子の実装構造。 - Google Patents
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Abstract
【課題】大きな反りが発生することがなく、かつ半導体素子への電源供給能力が高いとともに薄型の配線基板およびこれを用いた半導体素子の実装構造を提供すること。【解決手段】無孔で平板状の支持基板1と、この支持基板1の下面のみに積層されており、絶縁樹脂層5と配線導体6とが交互に複数積層されているビルドアップ部2と、このビルドアップ部2の下面中央部に配列形成されており、半導体素子Sの電極端子Tが半田接続される複数の半導体素子接続パッド8と、ビルドアップ部2の下面外周部に配列形成されており、ビルドアップ部2の配線導体6を介して半導体素子接続パッド8と電気的に接続されているとともに外部の電気回路基板Cの接続パッドPに半田接続される複数の外部接続パッド9と、を具備して成る配線基板10およびこれを用いた半導体素子Sの実装構造である。【選択図】図2
Description
本発明は、半導体素子を搭載するための配線基板およびこれを用いた半導体素子の実装構造に関するものである。
図8に、半導体集積回路素子等の半導体素子Sを搭載するための従来の配線基板20の概略断面図を示す。図8に示すように、配線基板20は、コア基板11の上下面にビルドアップ部12が積層されて成る。
コア基板11は、絶縁板13と配線導体14とから成る。絶縁板13は、例えばガラスクロス入りの熱硬化性樹脂板から成る。絶縁板13の厚みは、0.2〜0.8mm程度である。絶縁板13の上面から下面にかけては、複数のスルーホール13aが形成されている。スルーホール13aの直径は、100〜150μm程度である。配線導体14は、絶縁板13の上下面およびスルーホール13a内に被着形成されている。配線導体14は、銅箔および銅めっき層から成る。
ビルドアップ部12は、絶縁樹脂層15と配線導体16とから成る。絶縁樹脂層15は、無機絶縁フィラー入りの熱硬化性樹脂から成る。絶縁樹脂層15の厚みは、25〜45μm程度である。各絶縁樹脂層15の上面から下面にかけては、複数のビアホール15aが形成されている。ビアホール15aの直径は、50〜100μm程度である。配線導体16は、各絶縁樹脂層15の表面およびビアホール15a内に被着形成されている。配線導体16は、銅めっき層から成る。
さらに、ビルドアップ部12の表面には、保護用のソルダーレジスト層17が被着されている。ソルダーレジスト層17は、無機絶縁フィラー入りの熱硬化性樹脂から成る。ソルダーレジスト層17の厚みは、25〜45μm程度である。
上面側のビルドアップ部12の上面中央部は、半導体素子Sが搭載される搭載部20Aとなっている。この搭載部20Aには、複数の半導体素子接続パッド18が配列形成されている。半導体素子接続パッド18は、配線導体16の一部であり、ソルダーレジスト層17に設けた開口部から露出している。露出する半導体素子接続パッド18の直径は、70〜150μm程度である。
下面側のビルドアップ部12の下面は、外部の電気回路基板と接続される接続面となっている。この接続面には、複数の外部接続パッド19が配列形成されている。外部接続パッド19は、配線導体16の一部であり、ソルダーレジスト層17に設けた開口部から露出している。露出する外部接続パッド19の直径は、300〜650μm程度である。
これらの半導体素子接続パッド18と外部接続パッド19とは、所定のもの同士がビルドアップ部12の配線導体およびコア基板11の配線導体14を介して電気的に接続されている。なお、半導体素子接続パッド18には、半導体素子Sの電極端子Tと接続するための半田バンプB1が溶着されている。また、外部接続パッド19には、外部電気回路基板Cの接続パッドPに接続するための半田ボールB2が溶着されている。
そして、この配線基板20によれば、図9に示すように、半導体素子Sの電極端子Tを半導体素子接続パッド18に半田バンプB1を介して接続するとともに、外部接続パッド19を外部電気回路基板Cの接続パッドPに半田ボールB2を介して接続することにより、搭載する半導体素子Sが外部電気回路基板Cに実装される。
しかしながら、この配線基板20においては、コア基板11の絶縁板13に直径が100〜150μmの複数のスルーホール13aが形成されていることから、スルーホール13aが絶縁板13内のガラスクロスの繊維を分断するので絶縁板13の剛性が低下するとともに絶縁板13の熱膨張係数が不安定なものとなり、そのため大きな反りが発生しやすい。また、半導体素子接続パッド18と外部接続パッド19との間に介在するスルーホール13aにおける配線導体14のインダクタンスが高く、そのため半導体素子Sへの電源供給能力が不足しやすい。さらに、0.2〜0.8mmと厚いコア基板11の上下両面にビルドアップ部12が形成されていることから、全体厚みが厚いものとなり、薄型化が困難である。
本発明は、大きな反りが発生することがなく、かつ半導体素子への電源供給能力が高いとともに薄型の配線基板およびこれを用いた半導体素子の実装構造を提供することを目的とする。
請求項1に係る本発明の配線基板は、無孔で平板状の支持基板と、この支持基板の下面のみに積層されており、絶縁樹脂層と配線導体とが交互に複数積層されて成るビルドアップ部と、このビルドアップ部の下面中央部に配列形成されており、半導体素子の電極がバンプ接続される複数の半導体素子接続パッドと、ビルドアップ部の下面外周部に配列形成されており、ビルドアップ部の配線導体を介して半導体素子接続パッドと電気的に接続されているとともに外部の電気回路基板の接続パッドに半田接続される複数の外部接続パッドと、を具備して成ることを特徴とするものである。
請求項2に係る本発明の配線基板は、請求項1に係る配線基板における支持基板が、ビルドアップ側に位置する第1の層と、この第1の層に接する第2の層とから成り、第1の層の熱膨張係数がビルドアップ部の熱膨張係数より小さいとともに、第2の層の熱膨張係数が前記第1の層の熱膨張係数よりも大きいことを特徴とするものである。
請求項3に係る本発明の配線基板は、請求項1に係る配線基板における支持基板が、ビルドアップ部よりも熱伝導率の高い材料により形成されていることを特徴とするものである。
請求項4に係る本発明の配線基板は、請求項1に係る配線基板における支持基板が、導電性材料から成るとともに接地電位または電源電位に接続されていることを特徴とするものである。
請求項5に係る本発明の半導体素子の実装構造は、請求項1乃至4のいずれかに係る配線基板における半導体素子接続パッドに半導体素子の電極端子が半田接続されているとともに、外部接続パッドが外部電気回路基板の接続パッドに半田接続されていることを特徴とするものである。
請求項6に係る本発明の半導体素子の実装構造は、請求項5に係る半導体素子の実装構造における半導体素子の下面に複数の電極端子が形成されており、それらの電極端子が外部電気回路基板の接続パッドに半田接続されていることを特徴とするものである。
請求項7に係る本発明の半導体素子の実装構造は、請求項6に係る半導体素子の実装構造における半導体素子の下面の電極端子が、接地用の電極端子または電源用の電極端子の少なくとも一方を含むことを特徴とするものである。
本発明の配線基板および半導体素子の実装方法によれば、大きな反りが発生することがなく、かつ半導体素子への電源供給能力が高いとともに、薄型の配線基板およびこれを用いた半導体素子の実装構造を提供することができる。
次に、本発明の配線基板の実施形態の1番目の例を図1を参照して説明する。図1に示すように、本例の配線基板10は、支持基板1の下面に、ビルドアップ部2が積層されて成る。
支持基板1は、スルーホール等の孔のない無孔の平板である。支持基板1は、絶縁板3と銅箔4とから成る。絶縁板3は、例えばガラスクロス入りの熱硬化性樹脂板から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂等が用いられる。絶縁板3の厚みは、0.2〜0.8mm程度である。銅箔4の厚みは、5〜18μm程度である。絶縁板3は、配線基板10に剛性を付与し、配線基板10に不要な曲りや撓みが発生するのを防止する。銅箔4は、広面積のベタ状パターンであり、接地電位または電源電位に接続されている。それにより、銅箔4は、接地または電源用のシールド導体として機能する。
ビルドアップ部2は、絶縁樹脂層5と配線導体6とから成る。絶縁樹脂層5は、無機絶縁フィラー入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂等が用いられる。無機絶縁フィラーとしては、シリカやアルミナ等が用いられる。絶縁樹脂層5の厚みは、25〜45μm程度である。各絶縁樹脂層5の下面から上面にかけては、複数のビアホール5aが形成されている。ビアホール5aの直径は、50〜100μm程度である。配線導体6は、各絶縁樹脂層5の表面およびビアホール5a内に被着形成されている。配線導体6は、銅めっき層から成る。配線導体6の厚みは、絶縁樹脂層5の表面において5〜25μm程度である。
さらに、ビルドアップ部2の表面には、保護用のソルダーレジスト層7が被着されている。ソルダーレジスト層7は、無機絶縁フィラー入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂が用いられる。無機絶縁フィラーとしては、シリカやアルミナが用いられる。ソルダーレジスト層7の厚みは、25〜45μm程度である。
ビルドアップ部2の下面中央部は、半導体素子Sが搭載される搭載部10Aとなっている。この搭載部10Aには、複数の半導体素子接続パッド8が配列形成されている。半導体素子接続パッド8は、配線導体6の一部であり、ソルダーレジスト層7に設けた開口部から露出している。露出する半導体素子接続パッド8の直径は、70〜150μm程度である。
ビルドアップ部2の下面外周部は、外部の電気回路基板と接続される外部接続部10Bとなっている。この外部接続部10Bには、複数の外部接続パッド9が配列形成されている。外部接続パッド9は、配線導体6の一部であり、ソルダーレジスト層7に設けた開口部から露出している。露出する外部接続パッド9の直径は、300〜650μm程度である。
これらの半導体素子接続パッド8と、外部接続パッド9とは、所定のもの同士がビルドアップ部2の配線導体6を介して電気的に接続されている。なお、半導体素子接続パッド8には、半導体素子Sの電極端子Tと接続するための半田バンプB1が溶着されている。また、外部接続パッド9には、外部電気回路基板Cの接続パッドPに接続するための半田ボールB2が溶着されている。
そして、この配線基板10によれば、図2に示すように、半導体素子Sの電極端子Tを半導体素子接続パッド8に半田バンプB1を介して接続するとともに、外部接続パッド9を外部電気回路基板Cの接続パッドPに半田ボールB2を介して接続することにより、搭載する半導体素子Sが外部電気回路基板Cに実装される。
このとき、本例の配線基板10およびこれを用いた実装構造によれば、無孔の支持基板1により配線基板10が平坦に保持され、大きな反りが発生することを有効に防止することができる。また、半導体素子接続パッド8と外部接続パッド9とがビルドアップ部2の配線導体6を介して接続されており、これらの間にインダクタンスの高いスルーホールが介在しないので、半導体素子Sへの電源供給能力が高いものとなる。さらに、ビルドアップ部2は、支持基板1の下面のみに形成されていることから、薄型の配線基板10およびこれを用いた薄型の実装構造を実現することができる。
次に、本発明の配線基板の実施形態の2番目の例について、図3を参照して説明する。なお、図3において、図1と同様の箇所には図1と同様の符号を付している。本例の配線基板10’は、支持基板1’とビルドアップ部2とから成る。本例の配線基板10’におけるビルドアップ部2は、図1で示した配線基板10におけるビルドアップ部2と同じであるので、その詳細な説明は省略する。
本例の配線基板10’の支持基板1’は、スルーホール等の孔のない無孔の平板である。支持基板1’は、絶縁板3’と銅箔4とから成る。本例の配線基板10’における銅箔4は、図1で示した配線基板10における銅箔4と同じであるので、その詳細な説明は省略する。絶縁板3’は、ビルドアップ部2側の第1の層3aと、この第1の層3aに接する第2の層3bとから成る。第1の層3aは、ガラスクロス入りの熱硬化性樹脂層から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂等が用いられる。第1の層3aの熱膨張係数は、ビルドアップ部2の熱膨張係数より小さい。第1の層3aの厚みは、0.2〜0.6μm程度である。第1の層3aは、配線基板10’に剛性を付与し、配線基板10’に不要な曲りや撓みが発生するのを防止する。
第2の層3bは、ガラスクロス無しの熱硬化性樹脂層から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂等が用いられる。第2の層3bには、無機絶縁フィラーが分散されていても良い。無機絶縁フィラーとしては、シリカやアルミナが用いられる。第2の層3bは、第1の層3aとビルドアップ部2との熱膨張係数の相違に起因して発生する反りを低減する作用を為し、第1の層3aよりも大きな熱膨張係数を有している。
本例の配線基板10’においては、第1の層3aの熱膨張係数がビルドアップ部2の熱膨張係数より小さいとともに、第2の層3bの熱膨張係数が第1の層3aの熱膨張係数よりも大きいことから、第1の層3aとビルドアップ部2との熱膨張係数の相違に起因して発生する反りが第2の層3bにより効果的に低減される。
そして、この配線基板10’によれば、図4に示すように、半導体素子Sの電極端子Tを半導体素子接続パッド8に半田バンプB1を介して接続するとともに、外部接続パッド9を外部電気回路基板Cの接続パッドPに半田ボールB2を介して接続することにより、搭載する半導体素子Sが外部電気回路基板Cに実装される。
このとき、本例の配線基板10’およびこれを用いた実装構造によれば、無孔の支持基板1により配線基板10’が平坦に保持され、大きな反りが発生することを有効に防止することができる。また、半導体素子接続パッド8と外部接続パッド9とがビルドアップ部2の配線導体6を介して接続されており、これらの間にインダクタンスの高いスルーホールが介在しないので、半導体素子Sへの電源供給能力が高いものとなる。さらに、ビルドアップ部2は、支持基板1’の下面のみに形成されていることから、薄型の配線基板10’およびこれを用いた薄型の実装構造を実現することができる。
次に、本発明の配線基板の実施形態の3番目の例について、図5を参照して説明する。なお、図5において、図1と同様の箇所には図1と同様の符号を付している。本例の配線基板10”は、支持基板1”とビルドアップ部2とから成る。本例の配線基板10”におけるビルドアップ部2は、図1で示した配線基板10におけるビルドアップ部2と同じであるので、その詳細な説明は省略する。
本例の配線基板10”の支持基板1”は、スルーホール等の孔のない無孔の平板である。支持基板1”は、金属板から成る。この金属板は、ビルドアップ部2よりも熱伝導率が高い。また、導電性を有している。金属板としては、例えば銅板が用いられる。支持基板1”の厚みは、0.2〜0.8mm程度である。支持基板1”は、配線基板10”に剛性を付与し、配線基板10”に不要な曲りや撓みが発生するのを防止する。また、支持基板1”は、半導体素子Sが作動時に発生する熱を外部に放散するための放熱部材として機能する。それにより、半導体素子Sを安定して作動させることが可能となる。さらに、支持基板1”は、接地電位または電源電位に接続されている。それにより接地または電源用のシールド導体としても機能する。
そして、この配線基板10”によれば、図6に示すように、半導体素子Sの電極端子Tを半導体素子接続パッド8に半田バンプB1を介して接続するとともに、外部接続パッド9を外部電気回路基板Cの接続パッドPに半田ボールB2を介して接続することにより、搭載する半導体素子Sが外部電気回路基板Cに実装される。
このとき、本例の配線基板10”およびこれを用いた実装構造によれば、無孔の支持基板1により配線基板10”が平坦に保持され、大きな反りが発生することを有効に防止することができる。また、半導体素子接続パッド8と外部接続パッド9とがビルドアップ部2の配線導体6を介して接続されており、これらの間にインダクタンスの高いスルーホールが介在しないので、半導体素子Sへの電源供給能力が高いものとなる。さらに、ビルドアップ部2は、支持基板1”の下面のみに形成されていることから、薄型の配線基板10”およびこれを用いた薄型の実装構造を実現することができる。
次に、本発明の半導体素子の実装構造の別の例を図7に示す。図7は、図1に示す配線基板10に半導体素子S’を搭載するとともに、これを外部電気回路基板Cに実装した場合を示す概略断面図である。
本例の実装構造における半導体素子S’は、上面に半導体素子接続パッド8に半田バンプB1を介して接続された複数の電極端子Tを有しているとともに、下面に外部電気回路基板Cの接続パッドPに半田バンプB3を介して接続された複数の電極端子T’を有している。電極端子T’は、接地用や電源用であり、配線基板10を介することなく、外部電気回路基板CのパッドPに半田バンプB3を介して直接接続されている。そのため、本例の実装構造によれば、半導体素子S2への電源供給をさらに効率良く行うことができる。なお、上述した配線基板10’や10”においても本例と同様の実装構造が取り得ることは言うまでもない。
1,1’,10” 支持基板
2 ビルドアップ部
5 絶縁樹脂層
6 配線導体
8 半導体素子接続パッド
9 外部接続パッド
10,10’,10” 配線基板
C 外部電気回路基板
P 外部電気回路基板の接続パッド
S,S’ 半導体素子
T,T’ 半導体素子の電極端子
2 ビルドアップ部
5 絶縁樹脂層
6 配線導体
8 半導体素子接続パッド
9 外部接続パッド
10,10’,10” 配線基板
C 外部電気回路基板
P 外部電気回路基板の接続パッド
S,S’ 半導体素子
T,T’ 半導体素子の電極端子
Claims (7)
- 平板状の支持基板と、該支持基板の下面のみに積層されており、絶縁樹脂層と配線導体とが交互に複数積層されて成るビルドアップ部と、該ビルドアップ部の下面中央部に配列形成されており、半導体素子の電極端子が半田接続される複数の半導体素子接続パッドと、前記ビルドアップ部の下面外周部に配列形成されており、前記配線導体を介して前記半導体素子接続パッドと電気的に接続されているとともに外部の電気回路基板の接続パッドに半田接続される複数の外部接続パッドと、を具備して成ることを特徴とする配線基板。
- 前記支持基板は、前記ビルドアップ部側に位置する第1の層と該第1の層に接する第2の層とから成り、前記第1の層の熱膨張係数が前記ビルドアップ部の熱膨張係数より小さいとともに、前記第2の層の熱膨張係数が前記第1の層の熱膨張係数よりも大きいことを特徴とする請求項1記載の配線基板。
- 前記支持基板は、前記ビルドアップ部よりも熱伝導率の高い材料により形成されていることを特徴とする請求項1記載の配線基板。
- 前記支持基板は、導電性材料から成るとともに接地電位または電源電位に接続されていることを特徴とする請求項1記載の配線基板。
- 請求項1乃至4のいずれかに記載の配線基板における前記半導体素子接続パッドに半導体素子の電極端子が半田接続により接続されているとともに、前記外部接続パッドが外部電気回路基板の接続パッドに半田接続されていることを特徴とする半導体素子の実装構造。
- 前記半導体素子の下面に複数の電極端子が形成されており、該電極端子が前記外部電気回路基板の接続パッドに半田接続されていることを特徴とする請求項5記載の半導体素子の実装構造。
- 前記半導体素子の下面の電極端子は、接地用の電極端子または電源用の電極端子の少なくとも一方を含むことを特徴とする請求項6記載の半導体素子の実装構造。
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CN108242431A (zh) * | 2017-12-29 | 2018-07-03 | 通富微电子股份有限公司 | 一种封装基板和芯片封装体 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112018002095T5 (de) | 2017-04-21 | 2020-01-09 | Denso Corporation | Abgasbehandlungsvorrichtung für Verbrennungskraftmaschine |
CN108242430A (zh) * | 2017-12-29 | 2018-07-03 | 通富微电子股份有限公司 | 一种芯片封装体的制备方法 |
CN108242431A (zh) * | 2017-12-29 | 2018-07-03 | 通富微电子股份有限公司 | 一种封装基板和芯片封装体 |
US10707178B2 (en) | 2018-06-07 | 2020-07-07 | Shinko Electric Industries Co., Ltd. | Wiring substrate |
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