JP2017098388A

JP2017098388A - 複合配線基板

Info

Publication number: JP2017098388A
Application number: JP2015228279A
Authority: JP
Inventors: 貴志井上; Takashi Inoue
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2015-11-24
Filing date: 2015-11-24
Publication date: 2017-06-01

Abstract

【課題】広い配列ピッチで形成された半導体素子接続ポストと狭い配列ピッチで形成された半導体素子接続ポストとを有する複合配線基板において、狭い配列ピッチで形成された半導体素子接続ポストと半導体素子との電極とを接続する半田バンプ同士の間に電気的な短絡が発生しにくい複合配線基板を提供すること。
【解決手段】配列ピッチの小さな第３の半導体素子接続ポスト３３および第４の半導体素子接続ポスト３４を有する第２の配線基板３０上面が、配列ピッチの大きな第１の半導体素子接続ポスト２３および第２の半導体素子接続ポスト２４を有する第１の配線基板２０の上面よりも上方に突出しており、それにより、第３の半導体素子接続ポスト３３および第４の半導体素子接続ポスト３４上面の高さが第１の半導体素子接続ポスト２３および第２の半導体素子接続ポスト２４の上面の高さよりも高くなっている複合配線基板１０である。
【選択図】図１

Description

本発明は、複数の半導体素子を搭載する第１の配線基板に、それらの複数の半導体素子間を接続するための第２の配線基板を埋設して成る複合配線基板に関するものである。

図３に、従来の複合配線基板５０を示す。複合配線基板５０は、第１の配線基板６０と第２の配線基板７０とから成る。第１の配線基板６０は、その上面に第１の半導体素子８１が搭載される第１の搭載部６０Ａと、第２の半導体素子８２が搭載される第２の搭載部６０Ｂとを有している。第２の配線基板７０は、第１の配線基板６０の上面に、第１の搭載部６０Ａから第２の搭載部６０Ｂとの間に部分的に跨って埋設されている。第１の配線基板６０の上面と第２の配線基板７０の上面とは面一となっている。なお、第１および第２の半導体素子８１，８２は、その一方がＭＰＵ、他方がメモリであり、両者間のデータのやり取りを第２の配線基板７０を介して行い、外部とのデータのやり取りを第１の配線基板６０を介して行うようになっている。

第１の配線基板６０は、絶縁基板６１の内部および表面に配線導体６２が配設されて成る。第１の配線基板６０の第１の搭載部６０Ａには、第１の半導体素子８１の電極に半田接続される第１の半導体素子接続ポスト６３が形成されている。第１の配線基板６０の第２の搭載部６０Ｂには、第２の半導体素子８２の電極に半田接続される第２の半導体素子接続ポスト６４が形成されている。第１および第２の半導体素子接続ポスト６３，６４は直径が７５〜１００μｍで、厚みが５〜２５μｍの円柱状である。第１および第２の半導体素子接続ポスト６３，６４配列ピッチは、１００〜１５０μｍ程度である。

第１の配線基板６０の下面には、外部の電気回路基板に接続される外部接続パッド６５が形成されている。外部接続パッド６５は、直径が３００〜６５０μｍの円板状である。なお、第１および第２の半導体素子接続ポスト６３，６４と外部接続パッド６５とは、所定のもの同士が配線導体６２を介して互いに電気的に接続されている。

第２の配線基板７０は、絶縁基板７１の内部および表面に配線導体７２が配設されて成る。第２の配線基板７０における第１の搭載部６０Ａには、第１の半導体素子８１の電極に半田接続される第３の半導体素子接続ポスト７３が形成されている。第２の配線基板７０における第２の搭載部６０Ｂには、第２の半導体素子８２の電極に半田接続される第４の半導体素子接続ポスト７４が形成されている。第３および第４の半導体素子接続ポスト７３，７４は、直径が２５〜５０μｍで、厚みが５〜２５μｍの円柱状である。第３および第４の半導体素子接続ポスト７３，７４の配列ピッチは、３０〜７５μｍである。第３の半導体素子接続ポスト７３と第４の半導体素子接続ポスト７４とは、所定のもの同士が配線導体７２を介して互いに接続されている。

さらに、第１および第２の半導体素子接続ポスト６３，６４には、半田バンプ６６が溶着されており、第３および第４の半導体素子接続ポスト７３，７４には、半田バンプ７５が溶着されている。そして、図４に示すように、第１の半導体素子８１の電極と第１および第３の半導体素子接続ポスト６３，７３とを、それぞれ半田バンプ６６，７５を介して半田接続するとともに、第２の半導体素子８２の電極と第２および第４の半導体素子接続ポスト６４，７４とを、それぞれ半田バンプ６６，７５を介して半田接続することにより、第１および第２の半導体素子８１，８２が複合配線基板５０に搭載される。

しかしながら、この複合配線基板５０においては、第１および第２の半導体素子接続ポスト６３，６４は、その直径が７５〜１００μｍと大きく、かつその配列ピッチが１００〜１５０μｍと広いものの、第３および第４の半導体素子接続ポスト７３，７４は、その直径が２５〜５０μｍと小さく、かつその配列ピッチが３０〜７５μｍと狭い。そのため、第３および第４の半導体素子接続ポスト７３，７４と第１および第２の半導体素子の電極とを半田バンプ７５により半田接続すると、隣接する半田バンプ７５同士が接触して電気的な短絡を引き起こしやすかった。

特開２０１４−１７９６１３号公報

本発明は、広い配列ピッチで形成された半導体素子接続ポストと狭い配列ピッチで形成された半導体素子接続ポストとを有する複合配線基板において、狭い配列ピッチで形成された半導体素子接続ポストと半導体素子の電極とを接続する半田バンプ同士の間に電気的な短絡が発生しにくい複合配線基板を提供することを目的とする。

本発明の複合配線基板は、上面に第１の半導体素子が搭載される第１の搭載部および第２の半導体素子が搭載される第２の搭載部を有し、前記第１の搭載部に前記第１の半導体素子の電極に半田接続される複数の第１の半導体素子接続ポストを第１の厚みおよび第１の配列ピッチで有するとともに、前記第２の搭載部に前記第２の半導体素子の電極に半田接続される複数の第２の半導体素子接続ポストを前記第１の厚みおよび前記第１の配列ピッチで有する第１の配線基板と、前記第１の配線基板の上面に、前記第１の搭載部と前記第２の搭載部との間に部分的に跨って埋設されており、前記第１の搭載部に前記第１の半導体素子の電極に半田接続される複数の第３の半導体素子接続ポストを前記第１の厚み以下の第２の厚みおよび前記第１の配列ピッチよりも小さな第２の配列ピッチで有するとともに前記第２の搭載部に前記第２の半導体素子の電極に半田接続される複数の第４の半導体素子接続ポストを前記第２の厚みおよび前記第２の配列ピッチで有する第２の配線基板と、を具備して成る複合配線基板であって、前記第２の配線導体の上面は、前記第３および第４の半導体素子接続ポストの上面の高さが前記第１および第２の半導体素子接続ポストの上面の高さよりも高くなるように、前記第１の配線基板の上面から上方に突出していることを特徴とするものである。

本発明の複合配線基板によれば、配列ピッチの小さな第３および第４の半導体素子接続ポストの上面の高さが、配列ピッチの大きな第１および第２の半導体素子接続ポストの上面の高さよりも高い。したがって、第３の半導体素子接続ポストとこれに接続される第１の半導体素子の電極との距離および第４の半導体素子接続ポストとこれに接続される第２の半導体素子の電極との距離が、第１の半導体素子接続ポストとこれに接続される第１の半導体素子の電極との距離および第２の半導体素子接続ポストとこれに接続される第２の半導体素子の電極との距離よりも近くなる。そのため、第３の半導体素子接続ポストとこれに接続される第１の半導体素子の電極および第４の半導体素子接続ポストとこれに接続される第２の半導体素子の電極とを接続する半田の量を少なくして接続することができる。その結果、第３および第４の半導体素子接続ポストと第１および第２の半導体素子の電極とを接続する半田バンプ同士の電気的な短絡を有効に防止しつつ第１の半導体素子および第２の半導体素子を搭載することが可能となる。

図１は、本発明の複合配線基板の一実施形態例を示す概略断面図である。図２は、本発明の複合配線基板の一実施形態例に半導体素子を搭載した状態を示す概略断面図である。図３は、従来の複合配線基板の概略断面図である。図４は、従来の複合配線基板に半導体素子を搭載した状態を示す概略断面図である。

次に、本発明の複合配線基板の一実施形態例を図１および図２を参照して説明する。図１に示すように、本例の複合配線基板１０は、第１の配線基板２０と第２の配線基板３０とから成る。第１の配線基板２０は、その上面に第１の半導体素子４１が搭載される第１の搭載部２０Ａと、第２の半導体素子４２が搭載される第２の搭載部２０Ｂとを有している。第２の配線基板３０は、第１の配線基板２０の上面に、第１の搭載部２０Ａから第２の搭載部２０Ｂとの間に部分的に跨って埋設されている。なお、第１および第２の半導体素子４１，４２は、その一方がＭＰＵ、他方がメモリであり、両者間のデータのやり取りを第２の配線基板３０を介して行い、外部とのデータのやり取りを第１の配線基板２０を介して行うようになっている。

第１の配線基板２０は、有機材料系の絶縁基板２１の内部および表面に配線導体２２が配設されて成る。絶縁基板２１を形成する材料としては、ガラスクロス入りの熱硬化性樹脂や、ガラスクロス無しの熱硬化性樹脂が用いられる。絶縁基板２１は、これらの材料を複数層積層することにより形成されている。また、配線導体２２としては、銅箔や銅めっき等の銅が好適に用いられる。

第１の配線基板２０の第１の搭載部２０Ａには、第１の半導体素子４１の電極に半田接続される第１の半導体素子接続ポスト２３が形成されている。第１の配線基板２０の第２の搭載部２０Ｂには、第２の半導体素子４２の電極に半田接続される第２の半導体素子接続ポスト２４が形成されている。第１および第２の半導体素子接続ポスト２３，２４は直径が７５〜１００μｍで、厚みが５〜２５μｍの円柱状である。第１および第２の半導体素子接続ポスト２３，２４配列ピッチは、１００〜１５０μｍ程度である。これらの半導体素子接続ポスト２３，２４は銅めっきから成る。

第１の配線基板２０の下面には、外部の電気回路基板に接続される外部接続パッド２５が形成されている。外部接続パッド２５は、直径が３００〜６５０μｍの円板状である。なお、第１および第２の半導体素子接続ポスト２３，２４と外部接続パッド２５とは、所定のもの同士が配線導体２２を介して互いに電気的に接続されている。外部接続パッド２５は、銅めっきから成る。

第２の配線基板３０は、絶縁基板３１の内部および表面に配線導体３２が配設されて成る。絶縁基板３１を形成する材料としては、シリコンやガラス等の無機材料系やガラスクロス入りの熱硬化性樹脂やガラスクロス無しの熱硬化性樹脂、液晶ポリマー等の有機材料系の絶縁材料が用いられる。配線導体３２としては、銅が好適に用いられる。

第２の配線基板３０における第１の搭載部２０Ａには、第１の半導体素子４１の電極に半田接続される第３の半導体素子接続ポスト３３が形成されている。第２の配線基板３０における第２の搭載部２０Ｂには、第２の半導体素子４２の電極に半田接続される第４の半導体素子接続ポスト３４が形成されている。第３および第４の半導体素子接続ポスト３３，３４は、直径が２５〜５０μｍで、厚みが５〜２５μｍの円柱状であり、第１および第２の半導体素子接続ポスト２３，２４以下の厚みである。第３および第４の半導体素子接続ポスト３３，３４の配列ピッチは、３０〜７５μｍである。第３の半導体素子接続ポスト３３と第４の半導体素子接続ポスト３４とは、所定のもの同士が配線導体３２を介して互いに接続されている。これらの第３および第４の半導体素子接続ポスト３３，３４は、銅めっきから成る。

さらに、第１および第２の半導体素子接続ポスト２３，２４には、半田バンプ２６が溶着されており、第３および第４の半導体素子接続ポスト３３，３４には、半田バンプ３５が溶着されている。そして、図２に示すように、第１の半導体素子４１の電極と第１および第３の半導体素子接続ポスト２３，３３とを、それぞれ半田バンプ２６，３５を介して半田接続するとともに、第２の半導体素子４２の電極と第２および第４の半導体素子接続ポスト２４，３４とを、それぞれ半田バンプ２６，３５を介して半田接続することにより、第１および第２の半導体素子４１，４２が複合配線基板１０に搭載される。

ところで、本例の複合配線基板１０においては、第２の配線基板３０の上面は、その上に形成された配列ピッチの小さな第３および第４の半導体素子接続ポスト３３，３４の上面の高さが、第１の配線基板２０上面に形成された配列ピッチの大きな第１および第２の半導体素子接続ポスト２３，２４の上面の高さよりも５〜２５μｍ程度高くなるように、第１の配線基板２０の上面から上方に突出している。したがって、第３の半導体素子接続ポスト３３とこれに接続される第１の半導体素子４１の電極との距離および第４の半導体素子接続ポスト３４とこれに接続される第２の半導体素子４２の電極との距離が、第１の半導体素子接続ポスト２３とこれに接続される第１の半導体素子４１の電極との距離および第２の半導体素子接続ポスト２４とこれに接続される第２の半導体素子４２の電極との距離よりも近くなる。そのため、第３の半導体素子接続ポスト３３とこれに接続される第１の半導体素子４１の電極および第４の半導体素子接続ポスト３４とこれに接続される第２の半導体素子４２の電極とを接続する半田３５の量を少なくして接続することができる。その結果、互いに隣接する半田３５による電気的な短絡を有効に防止しつつ第１の半導体素子４１および第２の半導体素子４２を搭載することが可能となる。

かくして、本例の複合配線基板１０によれば、狭い配列ピッチで形成された半導体素子接続ポスト３３，３４と半導体素子４１，４２との電極とを接続する半田バンプ３５同士の間に電気的な短絡が発生しにくい複合配線基板１０を提供することができる。

１０複合配線基板
２０第１の配線基板
２０Ａ第１の搭載部
２０Ｂ第２の搭載部
２３第１の半導体素子接続ポスト
２４第２の半導体素子接続ポスト
３０第２の配線基板
３３第３の半導体素子接続ポスト
３４第４の半導体素子接続ポスト
４１第１の半導体素子
４２第２の半導体素子

Claims

上面に第１の半導体素子が搭載される第１の搭載部および第２の半導体素子が搭載される第２の搭載部を有し、前記第１の搭載部に前記第１の半導体素子の電極に半田接続される複数の第１の半導体素子接続ポストを第１の厚みおよび第１の配列ピッチで有するとともに、前記第２の搭載部に前記第２の半導体素子の電極に半田接続される複数の第２の半導体素子接続ポストを前記第１の厚みおよび前記第１の配列ピッチで有する第１の配線基板と、前記第１の配線基板の上面に、前記第１の搭載部と前記第２の搭載部との間に部分的に跨って埋設されており、前記第１の搭載部に前記第１の半導体素子の電極に半田接続される複数の第３の半導体素子接続ポストを前記第１の厚み以下の第２の厚みおよび前記第１の配列ピッチよりも小さな第２の配列ピッチで有するとともに前記第２の搭載部に前記第２の半導体素子の電極に半田接続される複数の第４の半導体素子接続ポストを前記第２の厚みおよび前記第２の配列ピッチで有する第２の配線基板と、を具備して成る複合配線基板であって、前記第２の配線導体の上面は、前記第３および第４の半導体素子接続ポストの上面の高さが前記第１および第２の半導体素子接続ポストの上面の高さよりも高くなるように、前記第１の配線基板の上面から上方に突出していることを特徴とする複合配線基板。