JP5125349B2 - 半導体装置の実装構造および実装方法 - Google Patents

半導体装置の実装構造および実装方法 Download PDF

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Description

この発明は半導体装置の実装構造および実装方法に関する。
従来の半導体装置には、両面配線構造で上面に設けられた上層配線と下面に設けられた下層配線とを接続する上下導通部を有するインターポーザを備え、インターポーザの上層配線上に半導体チップをフェースダウン方式により搭載し、インターポーザの下層配線下に複数の半田ボールを設けたものがある(例えば、特許文献1参照)。
特開平9−36172号公報
上記従来の半導体装置を回路基板上に実装する場合には、一般的に、半導体装置の半田ボールを回路基板上に設けられた接続パッド部に接合している。しかしながら、従来のこのような半導体装置の実装構造では、半導体装置のインターポーザと回路基板との間に半田ボールが介在されるため、その分、全体の厚さが厚くなってしまうという問題があった。
そこで、この発明は、半導体装置を回路基板上に半田ボールを用いることなく実装することにより、全体の厚さを薄くすることができる半導体装置の実装構造および実装方法を提供することを目的とする。
請求項1に記載の発明に係る半導体装置の実装構造は、上下方向に貫通する筒状端子部を有する半導体装置を、接続パッド部上に突起電極が設けられた回路基板上に実装した半導体装置の実装構造であって、前記半導体装置の筒状端子部内に前記回路基板の錐体形状の前記突起電極が挿入され、且つ、前記半導体装置の筒状端子部内において前記回路基板の前記突起電極の周囲に導電性ペーストからなる導電性接合材が充填されており、前記半導体装置は、絶縁基板と、前記絶縁基板上に搭載され、半導体基板および前記半導体基板の下面側に設けられた外部接続用電極を有する半導体構成体と、前記絶縁基板上に設けられ、前記半導体構成体の前記外部接続用電極と接続される配線と、前記半導体構成体を搭載する領域の周囲における前記絶縁基板に設けられた貫通孔と、前記貫通孔内に前記配線に接続されて設けられた前記筒状端子部と、を備えることを特徴とするものである。
請求項に記載の発明に係る半導体装置の実装構造は、請求項1に記載の発明において、前記筒状端子部内にその一方側に突出されて設けられた導電性パイプと、前記半導体構成体を含む前記絶縁基板の一面側において前記導電性パイプの周囲に設けられた封止膜とを有し、前記回路基板の前記突起電極は前記半導体構成体の前記導電性パイプ内に挿入され、前記導電性接合材は前記半導体構成体の前記導電性パイプ内において前記回路基板の前記突起電極の周囲に充填されていることを特徴とするものである。
請求項に記載の発明に係る半導体装置の実装方法は、上下方向に貫通する筒状端子部を有する半導体装置を、接続パッド部上に突起電極が設けられた回路基板上に実装した半導体装置の実装方法であって、絶縁基板に貫通孔を形成し、前記絶縁基板上に配線を形成し、前記貫通孔内に前記配線に接続された前記筒状端子部を形成し、半導体基板および前記半導体基板の下面側に形成された外部接続用電極を有する半導体構成体を、前記外部接続用電極と前記配線とが接続されるようにして前記絶縁基板上に搭載することにより、前記半導体装置を形成する工程と、前記半導体装置の前記筒状端子部内に前記回路基板の錐体形状の前記突起電極を挿入する工程と、前記半導体装置の前記筒状端子部内において前記回路基板の前記突起電極の周囲に導電性ペーストからなる導電性接合材を充填する工程とを含むことを特徴とするものである。
請求項に記載の発明に係る半導体装置の実装方法は、請求項に記載の発明において、前記筒状端子部内にその一方側に突出されて導電性パイプを形成する工程と、前記半導体構成体を含む前記絶縁基板の一面側において前記導電性パイプの周囲に封止膜を形成する工程とを含み、前記回路基板の前記突起電極は前記半導体構成体の前記導電性パイプ内に挿入され、前記導電性接合材は前記半導体構成体の前記導電性パイプ内において前記回路基板の前記突起電極の周囲に充填されていることを特徴とするものである。
この発明によれば、半導体装置の筒状端子部内に回路基板の突起電極を挿入し、且つ、半導体装置の筒状端子部内において回路基板の突起電極の周囲に導電性接合材を充填することにより、半導体装置を回路基板上に半田ボールを用いることなく実装することができ、ひいては全体の厚さを薄くすることができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造では、半導体装置1が回路基板21上に実装されている。このうち、半導体装置1は、ガラス布基材エポキシ樹脂等からなる平面方形状の絶縁基板2および平面方形状の半導体構成体11等を備えている。
絶縁基板2の上面には複数の配線3が設けられている。配線3は、絶縁基板2の上面に設けられた銅等からなる下地金属層4と、下地金属層4の上面に設けられた銅からなる上部金属層5との2層構造となっている。配線3の一端部からなる接続パッド部3aは、絶縁基板2の上面中央部の方形領域の周辺部に配置され、その上面には錫メッキからなる表面処理層6が設けられている。配線3の他端部は、絶縁基板2の上面周辺部に配置され、円孔3cを有するリング形状の接続パッド部3bとなっている。
絶縁基板2の周辺部において配線3の接続パッド部3bの円孔3cに対応する部分には円形状の貫通孔7が設けられている。貫通孔7の内壁面には円筒形状の筒状端子部8が設けられている。筒状端子部8は、貫通孔7の内壁面に設けられた銅等からなる下地金属層9と、下地金属層9の内面に設けられた銅からなる上部金属層10との2層構造となっている。そして、筒状端子部8の下地金属層9および上部金属層10の上部は、配線3の接続パッド部3bにおける下地金属層4および上部金属層5に接続されている。
半導体構成体11は平面方形状のシリコン基板(半導体基板)12を備えている。シリコン基板12の下面には所定の機能の集積回路(図示せず)が設けられ、下面周辺部にはアルミニウム系金属等からなる複数の接続パッド13が集積回路に接続されて設けられている。
接続パッド13の中央部を除くシリコン基板12の下面には酸化シリコン等からなる絶縁膜14が設けられ、接続パッド13の中央部は絶縁膜14に設けられた開口部15を介して露出されている。絶縁膜14の開口部15を介して露出された接続パッド13の下面およびその周囲における絶縁膜14の下面には銅等からなる下地金属層16が設けられている。下地金属層16の下面全体には金からなる柱状電極(外部接続用電極)17が設けられている。
そして、半導体構成体11は、その柱状電極17が配線3の接続パッド部3a上に表面処理層6を介して金−錫共晶接合されていることにより、絶縁基板2の中央部上方において配線3の接続パッド部3a上にフェースダウン方式により搭載されている。半導体構成体11と配線3を含む絶縁基板2との間およびその周囲にはエポキシ系樹脂等の熱硬化性樹脂からなるアンダーフィル材18が設けられている。
以上のように、半導体装置1は、絶縁基板2の上面中央部に半導体構成体11がフェースダウン方式により搭載され、半導体構成体11と絶縁基板2との間およびその周囲にアンダーフィル材18が設けられ、絶縁基板2の周辺部に上下方向に貫通する筒状端子部8が設けられた構造となっている。ここで、筒状端子部8の下面は絶縁基板2の下面と面一となっている。
一方、半導体装置1の筒状端子部8に対応する部分における回路基板21の上面には銅箔からなる複数の平面円形状の接続パッド部22が設けられている。接続パッド部22の直径は半導体装置1の絶縁基板2の貫通孔7の直径よりも大きくなっている。接続パッド部22は、回路基板21の上面に設けられた配線(図示せず)の一端部に接続されている。接続パッド部22の上面中央部には電解銅メッキからなる円柱形状の突起電極23が設けられている。突起電極23の直径は半導体装置1の筒状端子部8の内径よりも小さくなっている。
そして、半導体装置1は、筒状端子部8内に回路基板21の突起電極23が相対的に挿入され、且つ、筒状端子部8の下面およびその周囲における絶縁基板2の下面が回路基板21の接続パッド部22の上面に配置された状態において、筒状端子部8内において回路基板21の突起電極23の周囲に銀ペースト等の導電性ペーストからなる導電性接合材24が充填されていることにより、回路基板21上に実装されている。
以上のように、この半導体装置の実装構造では、半導体装置1の筒状端子部8内に回路基板21の突起電極23を相対的に挿入し、且つ、半導体装置1の筒状端子部8内において回路基板21の突起電極23の周囲に導電性接合材24を充填することにより、半導体装置1を回路基板21上に半田ボールを用いることなく実装することができ、ひいては全体の厚さを薄くすることができる。
次に、この場合の半導体装置1の製造方法の一例について簡単に説明する。まず、絶縁基板2に貫通孔7を形成する。次に、無電解メッキおよび電解メッキにより、配線3および筒状端子部8を形成する。次に、表面処理層6を形成する。次に、絶縁基板2上に半導体構成体11を搭載する。次に、アンターフィル材18を形成する。これにより、半導体装置1が得られる。
次に、このようにして得られた半導体装置1の実装方法の一例について簡単に説明する。まず、半導体装置1を回路基板21上に、筒状端子部8内に突起電極23を相対的に挿入しながら、配置する。次に、筒状端子部8内に導電性ペーストをディスペンサ等を用いて充填し、硬化させることにより、導電性接合材24を形成する。これにより、半導体装置1が回路基板21上に実装される。
(第2実施形態)
図2はこの発明の第2実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図1に示す場合と大きく異なる点は、半導体装置1を、円筒形状の筒状端子部8内に銅等からなる円筒形状の導電性パイプ31の下部が圧入され、半導体構成体11、アンダーフィル材18および配線3を含む絶縁基板2の上面において当該上面側に突出された導電性パイプ31の周囲にエポキシ系樹脂等からなる封止膜32が設けられた構造とした点である。
そして、半導体装置1は、導電性パイプ31内に回路基板21の突起電極23が相対的に挿入され、且つ、筒状端子部8の下面、導電性パイプ31の下面およびその周囲における絶縁基板2の下面が回路基板21の接続パッド部22の上面に配置された状態において、導電性パイプ31内において回路基板21の突起電極23の周囲に導電性接合材24が充填されていることにより、回路基板21上に実装されている。
(第3実施形態)
図3はこの発明の第3実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図2に示す場合と大きく異なる点は、半導体装置1を、絶縁基板2の上面中央部に半導体構成体11をフェースアップ方式で搭載した構造とした点である。この場合、半導体構成体11は、下地金属層16および柱状電極17を備えておらず、接続パッド(外部接続用電極)13の中央部が絶縁膜14の開口部15を介して露出された構造となっている。
そして、半導体構成体11は、シリコン基板12の下面がエポキシ系樹脂等からなる接着層33を介して絶縁基板2の上面中央部に接着されていることにより、絶縁基板2の上面中央部にフェースアップ方式により搭載されている。半導体構成体11の接続パッド13と配線3の接続パッド部3aとは金等からなるボンディングワイヤ34を介して接続されている。半導体構成体11、配線3およびボンディングワイヤ34を含む絶縁基板2の上面において導電性パイプ31の周囲には封止膜32が設けられている。
(第4実施形態)
図4はこの発明の第4実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図1に示す場合と大きく異なる点は、半導体装置1が絶縁基板2を備えていない点である。この場合、シリコン基板12の平面サイズは、接続パッド(外部接続用電極)13が設けられた部分の外側に貫通孔41を形成することが可能な大きさとなっている。したがって、この場合の半導体装置1は、そのような平面サイズのシリコン基板12を備えている。
そして、接続パッド13の中央部を除くシリコン基板12の上面には酸化シリコン等からなる絶縁膜14が設けられ、接続パッド13の中央部は絶縁膜14に設けられた開口部15を介して露出されている。絶縁膜14の上面にはポリイミド系樹脂等からなる保護膜42が設けられている。絶縁膜14の開口部15対応する部分における保護膜42には開口部43が設けられている。
保護膜42の上面には配線44が設けられている。配線44は、保護膜42の上面に設けられた銅等からなる下地金属層45と、下地金属層45の上面に設けられた銅からなる上部金属層46との2層構造となっている。配線44の一端部は、絶縁膜14および保護膜42の開口部15、43を介して接続パッド13に接続されている。配線44の他端部は、シリコン基板12の上面周辺部に配置され、円孔44cを有するリング形状の接続パッド部44bとなっている。
配線44の接続パッド部44bの円孔44cに対応する部分における保護膜42、絶縁膜14およびシリコン基板12には円形状の貫通孔41が設けられている。貫通孔41の内壁面には円筒形状の筒状端子部47が設けられている。筒状端子部47は、貫通孔41の内壁面に設けられた銅等からなる下地金属層48と、下地金属層48の内面に設けられた銅からなる上部金属層49との2層構造となっている。そして、筒状端子部47の下地金属層48および上部金属層49の上部は、配線44の接続パッド部44bにおける下地金属層45および上部金属層46に接続されている。
そして、半導体装置1は、筒状端子部47内に回路基板21の突起電極23が相対的に挿入され、且つ、筒状端子部47の下面およびその周囲におけるシリコン基板12の下面が回路基板21の接続パッド部22の上面に配置された状態において、筒状端子部47内において回路基板21の突起電極23の周囲に銀ペースト等の導電性ペーストからなる導電性接合材24が充填されていることにより、回路基板21上に実装されている。
以上のように、この半導体装置の実装構造では、半導体装置1の筒状端子部47内に回路基板21の突起電極23を相対的に挿入し、且つ、半導体装置1の筒状端子部47内において回路基板21の突起電極23の周囲に導電性接合材24を充填することにより、半導体装置1を回路基板21上に半田ボールを用いることなく実装することができ、ひいては全体の厚さを薄くすることができる。しかも、この場合、半導体装置1は例えば図1に示すような絶縁基板2を備えていないので、全体の厚さをより一層薄くすることができる。
(第5実施形態)
図5はこの発明の第5実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図4に示す場合と大きく異なる点は、半導体装置1を、円筒形状の筒状端子部47内に銅等からなる円筒形状の導電性パイプ51の下部が圧入され、配線44を含む保護膜42の上面において当該上面側に突出された導電性パイプ51の周囲にエポキシ系樹脂等からなる封止膜52が設けられた構造とした点である。
そして、半導体装置1は、導電性パイプ51内に回路基板21の突起電極23が相対的に挿入され、且つ、筒状端子部47の下面、導電性パイプ51の下面およびその周囲におけるシリコン基板12の下面が回路基板21の接続パッド部22の上面に配置された状態において、導電性パイプ51内において回路基板21の突起電極23の周囲に導電性接合材24が充填されていることにより、回路基板21上に実装されている。
(第6実施形態)
図6はこの発明の第6実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図5に示す場合と大きく異なる点は、導電性パイプ51が上下方向に貫通しているのを利用し、且つ、図5において導電性パイプ51の上面を含む封止膜52の上面が平坦となっているのを利用して、半導体装置1の上下を反転して実装した点である。
したがって、この場合、半導体装置1は、導電性パイプ51内に回路基板21の突起電極23が相対的に挿入され、且つ、導電性パイプ51の下面およびその周囲における封止膜52の下面が回路基板21の接続パッド部22の上面に配置された状態において、導電性パイプ51内において回路基板21の突起電極23の周囲に導電性接合材24が充填されていることにより、回路基板21上に実装されている。なお、図2および図3にそれぞれ示す半導体装置1の場合も、その上下を反転して実装することもできる。
(第7実施形態)
図7はこの発明の第7実施形態としての半導体装置の実装構造の断面図を示す。この半導体装置の実装構造において、図5に示す場合と大きく異なる点は、回路基板21上に複数(例えば2つ)の半導体装置1を積層して実装した点である。この場合、下側の半導体装置1の導電性パイプ51の上面には上側の半導体装置1の導電性パイプ51が配置され、上下に連続する2つの導電性パイプ51、51内には回路基板21の突起電極23が挿入され、上下に連続する2つの導電性パイプ51、51内における回路基板21の突起電極23の周囲に導電性接合材24が連続して充填されている。なお、図2、図3、図4および図6にそれぞれ示す半導体装置の実装構造においても、複数の半導体装置1を積層して実装することもできる。
(第8実施形態)
図8はこの発明の第8実施形態としての半導体装置の実装構造の要部の断面図を示す。この半導体装置の実装構造において、図2に示す場合と異なる点は、電解メッキによる円柱形状の突起電極23の代わりに、スクリーン印刷法等によリ銀ペースト等からなる導電性ペーストを塗布することにより、錐体形状の突起電極23を形成した点である。すなわち、突起電極23は錐体形状であってもよい。また、図示していないが、ワイヤボンディング法により、金等からなるワイヤを用いてワイヤ状の突起電極を形成するようにしてもよい。
この発明の第1実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第2実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第3実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第4実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第5実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第6実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第7実施形態としての半導体装置の実装構造の要部の断面図。 この発明の第8実施形態としての半導体装置の実装構造の要部の断面図。
符号の説明
1 半導体装置
2 絶縁基板
3 配線
6 表面処理層
7 貫通孔
8 筒状端子部
11 半導体構成体
12 シリコン基板
13 接続パッド
14 絶縁膜
16 下地金属層
17 柱状電極
18 アンダーフィル材
21 回路基板
22 接続パッド部
23 突起電極
24 導電性接合材
31 導電性パイプ
32 封止膜
33 接着層
34 ボンディングワイヤ
41 貫通孔
42 保護膜
44 配線
47 筒状端子部
51 導電性パイプ
52 封止膜

Claims (4)

  1. 上下方向に貫通する筒状端子部を有する半導体装置を、接続パッド部上に突起電極が設けられた回路基板上に実装した半導体装置の実装構造であって、
    前記半導体装置の筒状端子部内に前記回路基板の錐体形状の前記突起電極が挿入され、且つ、前記半導体装置の筒状端子部内において前記回路基板の前記突起電極の周囲に導電性ペーストからなる導電性接合材が充填されており、
    前記半導体装置は、
    絶縁基板と、
    前記絶縁基板上に搭載され、半導体基板および前記半導体基板の下面側に設けられた外部接続用電極を有する半導体構成体と、
    前記絶縁基板上に設けられ、前記半導体構成体の前記外部接続用電極と接続される配線と、
    前記半導体構成体を搭載する領域の周囲における前記絶縁基板に設けられた貫通孔と、
    前記貫通孔内に前記配線に接続されて設けられた前記筒状端子部と、
    を備えることを特徴とする半導体装置の実装構造。
  2. 請求項1に記載の発明において、前記筒状端子部内にその一方側に突出されて設けられた導電性パイプと、前記半導体構成体を含む前記絶縁基板の一面側において前記導電性パイプの周囲に設けられた封止膜とを有し、前記回路基板の前記突起電極は前記半導体構成体の前記導電性パイプ内に挿入され、前記導電性接合材は前記半導体構成体の前記導電性パイプ内において前記回路基板の前記突起電極の周囲に充填されていることを特徴とする半導体装置の実装構造。
  3. 上下方向に貫通する筒状端子部を有する半導体装置を、接続パッド部上に突起電極が設けられた回路基板上に実装した半導体装置の実装方法であって、
    絶縁基板に貫通孔を形成し、前記絶縁基板上に配線を形成し、前記貫通孔内に前記配線に接続された前記筒状端子部を形成し、半導体基板および前記半導体基板の下面側に形成された外部接続用電極を有する半導体構成体を、前記外部接続用電極と前記配線とが接続されるようにして前記絶縁基板上に搭載することにより、前記半導体装置を形成する工程と、
    前記半導体装置の前記筒状端子部内に前記回路基板の錐体形状の前記突起電極を挿入する工程と、
    前記半導体装置の前記筒状端子部内において前記回路基板の前記突起電極の周囲に導電性ペーストからなる導電性接合材を充填する工程と
    を含むことを特徴とする半導体装置の実装方法。
  4. 請求項に記載の発明において、前記筒状端子部内にその一方側に突出されて導電性パイプを形成する工程と、前記半導体構成体を含む前記絶縁基板の一面側において前記導電性パイプの周囲に封止膜を形成する工程とを含み、前記回路基板の前記突起電極は前記半導体構成体の前記導電性パイプ内に挿入され、前記導電性接合材は前記半導体構成体の前記導電性パイプ内において前記回路基板の前記突起電極の周囲に充填されていることを特徴とする半導体装置の実装方法。
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JP5443849B2 (ja) * 2009-06-26 2014-03-19 新光電気工業株式会社 半導体装置及びその製造方法
TWI665009B (zh) * 2017-12-13 2019-07-11 信紘科技股份有限公司 氣液溶解裝置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3013807B2 (ja) * 1997-04-18 2000-02-28 日立エーアイシー株式会社 配線基板のバンプ形成方法
JP3938810B2 (ja) * 1998-02-05 2007-06-27 沖電気工業株式会社 半導体装置の実装方法
JP4064829B2 (ja) * 2003-01-20 2008-03-19 イデアシステム株式会社 半導体装置およびこれに用いる回路基板

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