JP2007142187A - 半導体装置 - Google Patents

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Japan
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semiconductor chip
chip
substrate
semiconductor device
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Mutsumi Masumoto
睦 升本
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Texas Instruments Japan Ltd
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Abstract

【課題】 信頼性の高いフリップチップ接続を有する半導体装置を提供する。
【解決手段】 フリップチップ実装される半導体チップ１０は、半導体集積回路が形成された主面１２に金スタッドバンプ１６を含み、該金スタッドバンプ１６は、銀（Ａｇ）を含有する。好ましくは、銀の含有率は、１７％±２％である。金スタッドバンプ１６は、基板２０のＣｕ電極２２にはんだバンプ２４を介して接続される。金スタッドバンプ１６に銀を含有させることで、金スタッドバンプ１６とＣｕ電極２２の接合において、ボイドやクラックの発生を抑制することができる。
【選択図】 図１

Description

本発明は、フリップチップ実装される半導体装置に関し、特に、半導体チップに形成されるスタッドバンプに関する。
携帯電話、携帯型コンピュータ、その他の小型電子機器の高機能化に伴い、電子機器に搭載される半導体チップの高集積化、狭ピッチ化が望まれている。高集積化、狭ピッチ化された半導体チップを実装する技術の一つに、ベアチップを基板に接続するフリップチップ実装がある。フリップチップ実装は、半導体チップの集積回路面である主面に形成されたバンプ電極を、基板上の電極またはランドに対向させて接続するものである。このフリップチップ接続は、半導体チップの電極をワイヤボンディングを用いて基板に接続する方法に置き換わるものである。
フリップチップ接続には、予め異方性導電フィルムをラミネートした基板上に、バンプが形成されたベアチップを加圧圧着する方法や、ベアチップ上の金スタッドバンプを基板電極に熱圧着や超音波振動により接続する方法や、ベアチップ上のはんだバンプを基板電極にリフロー接続する方法などが知られている。また、フリップチップ接続の場合、金スタッドバンプやはんだバンプに応力が集中し、接合が破断するのを防止するために、ベアチップと基板との間に液状のアンダーフィル用樹脂を注入し、接続強度を増加する方法が知られている。
特許文献１は、テキサスインスツルメンツ社の半導体集積回路デバイスおよびその組立方法に関する。これによれば、図６に示すように、ＢＧＡ（ボールグリッドアレイ）またはＬＧＡ（ランドグリッドアレイ）の集積回路（ＩＣ）デバイス１００において、中心間距離で１００μｍ未満の間隔を有するチップコンタクトパッド１０５上に金バンプ１０６が形成され、フリップチップを薄膜プラスチック基板１０１に取付けている。オーバモールドパッケージ１０９は、外側部分へのはんだボールの取付けのための安定性を与え、バンプのアンダーフィルとして用いられる非導電性ポリマ接着剤１１０は、パッケージの剛性を補強している。
特開２００２−１７０９０１号
従来のスタッドバンプに用いられる材質として、例えば、パラジウムを１％程度含有する金合金が使用されていた。このようなスタッドバンプを、基板上のＣｕ電極にはんだを用いて接続させると、Ａｕ／Ｓｎ共晶接続以外に、はんだと金の界面やはんだと銅の界面に多数のボイドやクラックが発生し、フリップチップの接続の強度が低下してしまうという課題がある。
図７は、フリップチップ接続された半導体デバイスにバイアス電圧を印加せず、１５０度のオーブンの中に５００時間、１０００時間放置したときのバンプ電極の接合状態を示す断面写真である。２００はスタッドバンプ、２１０ははんだ、２２０はＣｕ電極を示している。図８Ａないし図８Ｃは、図７の銅電極とはんだとの界面の拡大写真であり、図９Ａないし図９Ｃは、図７のスタッドバンプとはんだとの界面の拡大写真である。
図８Ｂに示すように、５００時間を経過すると、界面にボイド２３０（丸で囲った部分）が発生し、１０００時間経過するとさらにボイドが増加していることがわかる。
また図９Ｂにおいても、５００時間が経過すると、Ａｕ／Ｓｎの内部、ＡｕとＡｕＳｎ２の界面、ＡｕとＡｕ５Ａｌ２との界面にボイド２３０が発生していることがわかる。さらに経過時間が１０００時間になると、Ａｕの拡散によりＡｕ部分のほとんどが消滅し、ＡｕＳｎ２とＡｕ５Ａｌ２の界面のボイド２３０の発生によりクラック２４０が進行し、さらに一部に腐食２５０が見られるようになる。
本発明は、上記従来の課題を解決するために成されたものであり、信頼性の高いフリップチップ接続を有する半導体チップおよび半導体装置を提供することを目的とする。
本発明に係るフリップチップ実装される半導体チップは、半導体集積回路が形成された主面に複数の金スタッドバンプを有し、当該金スタッドバンプが銀（Ａｇ）を含有するものである。好ましくは、銀の含有量は、金に対して１７％±２％の割合である。金スタッドバンプは、特にその形状を制限されるものではなく、半導体チップの主面から突出する形状であればよい。金スタッドバンプは、半導体チップの主面に形成された電極パッド上に形成される。
本発明に係る半導体装置は、上記した半導体チップと、半導体チップをフリップ実装する基板とを含み、半導体チップの複数の金スタッドバンプは、基板の対応する複数の導電性領域にはんだを用いて接続される。はんだは、好ましくは、鉛フリーであり、好ましくは銀を含む錫合金が用いられる。さらに錫合金は、Ｂｉ、Ｃｕ、Ｉｎ等を含むものであってもよい。複数の導電性領域は、基板上にパターンニングされた銅または銅合金の配線または電極である。半導体チップ上の金スタッドバンプは、導電性領域に接続される際に、超音波振動や熱圧着を加えるようにしてもよい。基板は、ポリイミド、ガラスエポキシ等を用いることができるが、その材質や構成を特に制限するものではない。また、基板の第１の面に前記複数の導電性領域が形成され、第１の面と対向する第２の面に前記複数の導電性領域と電気的に接続された複数の外部電極が形成され、ＢＧＡまたはＬＧＡパッケージを構成するようにしてもよい。さらに、半導体チップと基板との間にアンダーフィル用樹脂を充填するようにしてもよい。
本発明によれば、半導体チップ上の金スタッドバンプが銀を含有することにより、フリップチップ接続におけるスタッドバンプとはんだとの界面におけるボイドやクラックの発生を抑制し、接合強度が高い、信頼性のある半導体装置を提供することができる。
以下、本発明の最良の実施形態について図面を参照して詳細に説明する。
図１は、本発明の実施例に係る半導体装置の構成を示す断面図である。半導体装置１は、半導体チップ１０と、半導体チップ１０をフリップチップ実装する基板２０とを含んでいる。半導体チップ１０の集積回路が形成された主面１２には、アルミニウムまたはアルミニウム合金等から形成される複数の電極パッド１４が形成されている。電極パッド１４上には、金スタッドバンプ１６が形成されている。金子スタッドバンプの形状は、特に制限されない。例えば、半球状、円錐状まはた矩形状である。好ましくは、金スタッドバンプ１６は、主面１２から５μｍ以上の高さを有し、１０μｍ以上のピッチで配置されている。
基板２０は、例えばラミネート基板であり、その上面にパターニングされたＣｕ等の電極２２が形成され、電極２２には、はんだバンプ２４が形成されている。はんだバンプ２４は、半導体チップ１０の電極パッド１４または金スタッドバンプ１６に対応する位置に配置されている。はんだバンプ２４は、好ましくは鉛フリーの材質からなり、たとえば、銀を含む錫合金である。錫合金はさらに、銅、インジウム、ビスマス等を含むものであってもよい。電極２２は、基板２０の内部配線２６を介して、基板裏面に形成された外部電極２８に接続される。電極２８には、ＢＧＡ用またはＣＳＰ用のはんだボール３２を接続することができる。
半導体チップ１０の金スタッドバンプ１６を、基板２０のはんだバンプ３２に接続し、はんだリフローにより金スタッドバンプ１６と電極２４とが接合される。金スタッドバンプ１６と電極２４の接合状態は脆いため、これを補強するためにアンダーフィル用樹脂３０を、半導体チップ１０の主面１２と基板２０の隙間に注入することようにしてもよい。
本発明の特徴の１つは、金スタッドバンプ１６が銀（Ａｇ）を含有していることである。好ましくは、金スタッドバンプ１６は、１７±２％の銀と、０．０１％以下の添加物および不純物とを含む。スタットバンプは、公知のように、ワイヤボンディング装置または専用のスタッドバンプボンダーを用いて、金線でボールを作り、その先端部を切断してバンプを形成することができる。本実施例では、銀を含有する金線を用意し、ワイヤーボンダーにより半導体チップの電極パッド上に金スタッドバンプ１６を形成している。使用される銀を含有する金線は、線径が約１８μｍ、重量（ｍｇ／２００ｍｍ）が０．７７〜０．９６、破断荷重（ｍＮ）が１０６、伸び率（％）が０．５以上の特性を有する。
図２（ａ）は、上記のように構成された半導体装置１をバイアス電圧を印加させずに、１５０度のオーブン中に放置したときの金スタッドバンプ１６とＣｕ電極２２とのはんだの接合状態を示す断面写真であり、図２（ｂ）は、金スタットバンプ１６とＣｕ電極２４との接合状態を模式的に示した図である。断面写真は、左から順に、初期時（Initial）、５００時間経過時、１０００時間経過時の接合状態を示している。
図３Ａないし図３Ｃは、Ｃｕ電極とはんだとの接合状態を示す図２の拡大写真であり、倍率４０００倍のＢＥＩ（組成像）を示している。初期状態では、ボイドの発生は見られないが、図３Ｂに示すように、５００時間を経過すると、界面にボイド（円で示した箇所）５０が複数発生している。しかし、図８Ａないし図８Ｃに示す、従来のスタッドバンプと比較すると、その発生頻度が著しく減少していることがわかる。
図４Ａないし図４Ｃは、金スタッドバンプとはんだの接合状態を示す図２の拡大写真である。これらの写真からも明らかなように、図９Ａないし図９Ｃに示す従来の金スタッドバンプと比較すると、金とはんだの界面にはほとんどボイドまたはクラックが発生していない。
図５は、本実施例の金スタッドバンプを用いたときの抵抗（Ｎｅｗで示すグラフ）と従来のスタットバンプを用いたときの抵抗（ＨＢＧで示すグラフ）を比較するグラフである。グラフからも明らかなように、従来のスタッドバンプの場合には、約５００時間が経過したあたりから抵抗が上昇し、約１０００時間経過時で約３０％の抵抗の上昇が見られる。これは、バンプとはんだの界面におけるボイドやクラックが多数発生したことによるものと推測される。これに対し、本実施例の銀を含有する金スタッドバンプの場合には、１０００時間経過後であっても、抵抗の上昇は僅かであり、ボイドやクラックの発生が抑制されている。
本発明の好ましい実施の形態について詳述したが、本発明に係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
上記実施例では、はんだボールが形成されるパッケージの例を示したが、これは一例であっても他のパッケージ、例えば、ＣＳＰやＬＧＡであってもよい。さらに、金スタッドバンプ電極の形状、大きさ、それらのピッチは、目的や用途に応じて適宜選択される。
本発明は、フリップチップ接続される種々の電子部品、特に、小型化、極薄化が要求される半導体装置、実装基板等において利用される。
本発明の実施例に係る半導体装置の構成を示す断面図である。 本実施例によりフリップチップ接続された金スタッドバンプ電極の接続状態を示す図であり、同図（ａ）は、１５０度のオーブン中に放置されたときの断面写真を示し、同図（ｂ）は、その接続状態を示す模式的な図である。 図３Ａは、初期時のＣｕ電極とはんだの接合状態を示す断面写真である。 図３Ｂは、５００時間経過時のＣｕ電極とはんだの接合状態を示す断面写真である。 図３Ｃは、１０００時間経過時のＣｕ電極とはんだの接合状態を示す断面写真である。 図４Ａは、初期時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。 図４Ｂは、５００時間経過時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。 図４Ｃは、１０００時間経過時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。 本実施例の金スタッドバンプ電極を用いたときの抵抗と従来の電極を用いたときの抵抗を比較するグラフである。 従来のフリップチップ接続された半導体デバイスの断面図である。 従来のよりフリップチップ接続された金スタッドバンプ電極の接続状態を示す断面写真である。 図８Ａは、初期時のＣｕ電極とはんだの接合状態を示す断面写真である。 図８Ｂは、５００時間経過時のＣｕ電極とはんだの接合状態を示す断面写真である。 図８Ｃは、１０００時間経過時のＣｕ電極とはんだの接合状態を示す断面写真である。 図９Ａは、初期時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。 図９Ｂは、５００時間経過時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。 図９Ｃは、１０００時間経過時の金スタッドバンプ電極とはんだの接合状態を示す断面写真である。
符号の説明
１：半導体装置 １０：半導体チップ
１２：主面 １４：電極パッド
１６：金スタッドバンプ ２０：基板
２２：Ｃｕ電極 ２４：はんだバンプ
２６：内部配線 ２８：外部電極
３０：アンダーフィル用樹脂 ３２：はんだボール

Claims (10)

  1. フリップチップ実装される半導体チップであって、
    半導体集積回路が形成された主面に複数の金スタッドバンプを有し、当該金スタッドバンプが銀（Ａｇ）を含有する、半導体チップ。
  2. 銀の含有量は、金に対して１７％±２％の割合である、請求項１に記載の半導体チップ。
  3. 金スタッドバンプは、半導体チップの主面に形成された電極パッド上に形成される、請求項１または２に記載の半導体チップ。
  4. 請求項１ないし３いずれか１つに記載の半導体チップと、半導体チップをフリップチップ実装する基板とを含む半導体装置。
  5. 半導体チップ上の複数の金スタッドバンプは、基板の対応する複数の導電性領域にはんだにより接続される、請求項４に記載の半導体装置。
  6. 前記はんだは、鉛フリーである、請求項５に記載の半導体装置。
  7. 前記はんだは、銀を含む錫合金である、請求項４または５に記載の半導体装置。
  8. 前記複数の導電性領域は、銅または銅合金のパターンである、請求項５に記載の半導体装置。
  9. 基板の第１の面に前記複数の導電性領域が形成され、第１の面と対向する第２の面に前記複数の導電性領域と電気的に接続された複数の外部電極が形成されている、請求項４ないし８いずれか１つに記載の半導体装置。
  10. 半導体チップの主面と基板の第１の面との間にアンダーフィル用樹脂が充填される、請求項４ないし９いずれか１つに記載の半導体装置。
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