JP2009070865A5 - - Google Patents

Claims (18)

1. フィルム状の基材部と前記基材部上に形成された複数の配線層とを含むフィルム基板と、
   複数の突起電極を含み、前記突起電極を介して前記配線層と電気的に接続された状態で前記フィルム基板上に実装される半導体チップと、
   前記フィルム基板と前記半導体チップとの間に充填されるアンダーフィル樹脂層とを備え、
   前記基材部は、前記半導体チップが実装される実装領域を有し、
   少なくとも前記基材部における前記実装領域の表面が、表面処理によって粗化されていることを特徴とする、半導体装置。
2. 基材部と前記基材部上に形成された配線層とを含むフィルム基板と、
   突起電極を含み、前記突起電極を介して前記配線層と電気的に接続された状態で前記フィルム基板上に実装される半導体チップと、
   前記フィルム基板と前記半導体チップとの間に充填されるアンダーフィル樹脂層とを備え、
   前記基材部は、前記半導体チップが実装される実装領域を有し、
   少なくとも前記基材部における前記実装領域の表面が、前記実装領域以外の表面よりも粗いことを特徴とする、半導体装置。
3. 基材部と配線層とを含むフィルム基板と、
   突起電極を介して前記フィルム基板上に実装される半導体チップと、
   前記フィルム基板と前記半導体チップとの間に充填される樹脂層とを備え、
   前記基材部は、前記半導体チップが実装される実装領域の表面が、前記実装領域以外よりも粗い表面を有することを特徴とする、半導体装置。
4. 前記基材部の前記実装領域を少なくとも露出させるように前記フィルム基板の上面上に形成された絶縁樹脂層をさらに備え、
   前記基材部の前記実装領域の表面粗さは、前記基材部の前記絶縁樹脂層によって覆われている領域の表面粗さよりも大きいことを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記基材部は、ポリイミドフィルムから構成されており、
   前記アンダーフィル樹脂層ないし前記樹脂層は、エポキシ系樹脂層から構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記基材部の前記実装領域表面の算術平均粗さＲａは、７ｎｍ以上であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記基材部の前記実装領域表面の最大高さＲｍａｘは、７０ｎｍ以上であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記基材部の前記実装領域表面は、プラズマ処理または表面粗化処理液による表面処理によって粗化されていることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記表面粗化処理液は、ＫＭｎＯ _４ 溶液であることを特徴とする、請求項８に記載の半導体装置。
10. 少なくとも、前記半導体チップの前記フィルム基板と対向する表面は、表面処理によって粗化されていることを特徴とする、請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記半導体チップの表面は、プラズマ処理による表面処理によって粗化されていることを特徴とする、請求項１０に記載の半導体装置。
12. 前記フィルム基板は、４０μｍの厚みを有する前記基材部を含んでいることを特徴とする、請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記基材部の主面上には、８μｍの厚みを有する銅からなる配線リードが複数形成されていることを特徴とする、請求項１〜１２のいずれか１項に記載の半導体装置。
14. 前記基材部の中央部の領域には、前記半導体チップが実装される前記実装領域が設けられ、前記配線リードのインナーリード部は、前記実装領域内に配置されていることを特徴とする、請求項１３に記載の半導体装置。
15. 前記配線リードの上面上に、錫メッキ層が形成されていることを特徴とする、請求項１３または１４に記載の半導体装置。
16. ソルダレジスト層が、前記実装領域、接続端子部の領域以外の領域上に形成されていることを特徴とする、請求項１〜１５のいずれか１項に記載の半導体装置。
17. 前記突起電極と前記インナーリード部とが共晶結合されていることを特徴とする、請求項１４〜１６のいずれか１項に記載の半導体装置。
18. 前記共晶結合が、金バンプと錫メッキ層とで形成されていることを特徴とする、請求項１７に記載の半導体装置。