JP5237242B2 - 配線回路構造体およびそれを用いた半導体装置の製造方法 - Google Patents

配線回路構造体およびそれを用いた半導体装置の製造方法 Download PDF

Info

Publication number
JP5237242B2
JP5237242B2 JP2009270430A JP2009270430A JP5237242B2 JP 5237242 B2 JP5237242 B2 JP 5237242B2 JP 2009270430 A JP2009270430 A JP 2009270430A JP 2009270430 A JP2009270430 A JP 2009270430A JP 5237242 B2 JP5237242 B2 JP 5237242B2
Authority
JP
Japan
Prior art keywords
circuit structure
wiring circuit
terminal portion
semiconductor element
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009270430A
Other languages
English (en)
Other versions
JP2011114226A (ja
Inventor
高司 小田
成紀 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP2009270430A priority Critical patent/JP5237242B2/ja
Priority to US12/952,404 priority patent/US8247890B2/en
Priority to TW099140965A priority patent/TWI536522B/zh
Priority to CN201010564262.2A priority patent/CN102130093B/zh
Publication of JP2011114226A publication Critical patent/JP2011114226A/ja
Application granted granted Critical
Publication of JP5237242B2 publication Critical patent/JP5237242B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29015—Shape in top view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体素子に接合し半導体装置とするための配線回路構造体に関するものであり、かつ、該配線回路構造体を用いた半導体装置の製造方法に関するものである。
シリコン半導体を用いたＩＣや、有機半導体を用いた有機ＥＬ素子など、種々の半導体材料にて構成される半導体素子（以下、単に「素子」とも言う）は、通常、ウェハ基板面に素子をマトリクス状に多数繰り返し配列して形成した後、ダイシングによって、個々の素子であるチップへと分断することによって製造される。
以下、ウェハ基板上に多数の半導体素子が形成された段階（ダイシング前の段階）のものを、「半導体ウェハ」とも呼ぶ。また、半導体ウェハ中の半導体素子を個々のチップへと一旦ダイシングした後、良品のチップのみをウェハ基板と同形状のシート上に再配列したものも、半導体ウェハに含まれるものとする。
半導体素子には、該素子の高機能化等のために、基本的な素子構造に加えて、さらに種々の配線回路構造体（配線回路層と言うこともできる）が半導体ウェハの段階で付与される。そのような配線回路構造体としては、例えば、再配線層(Redistribution Layer)が挙げられる。
図７に示すように、配線回路構造体１００が加えられた素子２００は、単なる電極２０１が露出しただけの元の素子に比べて、外部導体（外部回路など）との接続を容易にする接続用導体１０１を備えた１つの半導体装置となっている。同図では、説明のために、素子の電極２０１を、誇張して素子から大きく突き出しているように描いているが、実際には、電極の突起量は微小であり、また、配線回路構造体１００の上面は柔軟な接着剤層などからなるので、配線回路構造体１００と素子２００とは密着している。
素子に配線回路構造体を付与する方法の１つとして、半導体ウェハの段階で個々の素子の電極にバンプを形成し、別途形成したウェハ規模の配線回路構造体をその上に重ね合わせ、個々の素子のバンプに配線回路構造体の端子部を圧着または溶着させて接続するという方法が知られている。
ここで、素子の電極に形成されるバンプとしては、スタッドバンプが代表的なものとして挙げられる（例えば、特許文献１）。スタッドバンプは、図８（ａ）に示すように、バンプ用金属（主として金）からなるワイヤ３００の先端３０１を溶融させてボール状にし、それを、図８（ｂ）に示すように、素子の電極に接合し、図８（ｃ）に示すように、ボール状の部分の近傍でワイヤを切断し、該ボール状の部分を含んだ先端部分を電極上に残してバンプ３１０としたものである。
また、ウェハ規模の配線回路構造体とは、半導体ウェハ中の個々の素子に位置的に対応するように、個々の配線回路構造体が集合し一体となったものであって、大面積の１枚の絶縁性基板上に配線回路構造が所定位置に多数形成された構造となっているものである。
図９（ａ）は、半導体素子２００の各電極２０１にスタッドバンプ３１０を形成し、これに配線回路構造体１００の端子部を接続する場合の様子を示した図である。配線回路構造体１００は、ベース絶縁層１０１上に導体パターン１０２が形成され、さらに、該導体パターン上に端子部１０３が形成された構造として描いているが、導体パターン、さらには、端子部１０３までもが、接着剤層によって覆われている場合もある。
図９（ａ）に示すような接続では、スタッドバンプ３１０の高さのばらつきが接続信頼性の低下を招くおそれがある。これに対して、例えば、特許文献１では、導電性ペーストを介して接続することにより、高さのばらつきの影響を低減することが行われている。
ところで、図９（ａ）において、配線回路構造体１００の端子部１０３の材料が半田である場合、相手方のスタッドバンプ３１０の高さにばらつきがあると、各バンプとそれに対応する端子部との圧着に均一な圧力がかからず、例えば、他よりも背の高い（電極面から他より大きく突き出した）バンプと端子部との圧着には、過剰な圧力が作用する。そのような場合、図９（ｂ）に示すように、スタッドバンプ３１０が端子部１０３の内部に深く入り込み、該端子部１０３が大きく変形して素子の電極（通常、アルミニウム）２０１に接し、該端子部の材料である半田の接触によって、電極が腐食する恐れがある。
特開２００８−１２４０７７号公報
本発明の課題は、電極にバンプが設けられた半導体素子に配線回路構造体を接続するに際し、素子側のバンプと、該配線回路構造体の端子部との過剰な圧縮を抑制し得る構造を、該配線回路構造体に付与することにある。
本発明者等は、上記課題を解決すべく鋭意研究を行なった結果、配線回路構造体の端子部の近傍に支柱体を設け、これを素子の電極面と配線回路構造体の端子部の上面との間の距離の下限を規定するスペーサーとして用いることによって、上記の問題を解決し得ることを見出し、本発明を完成させた。本発明の主たる構成は次のとおりである。
（１）電極上にバンプが付与された半導体素子に接続するための配線回路構造体であって、
ベース絶縁層上に導体層が回路パターンとして形成され、該導体層上に、半導体素子のバンプに接続するための端子部が形成された構造を少なくとも有し、ベース絶縁層の上面には、端子部の近傍に、支柱体が形成されており、
接続対象とする半導体素子からのバンプの突起高さをＢとし、ベース絶縁層の上面を規準面として、支柱体の高さをＨ、端子部の高さをｈとし、端子部の層厚をｔとして、
ｔ＜Ｂなるバンプを有する半導体素子を接続対象とする場合には、Ｂ＜Ｈ＜ｈ＋Ｂとなるように、
ｔ≧Ｂなるバンプを有する半導体素子を接続対象とする場合には、ｈ＜Ｈ＜ｈ＋Ｂとなるように、
支柱体の高さＨが決定されており、
それによって、当該配線回路構造体を半導体素子に重ね合わせて該素子のバンプに端子部を接触させ加圧し接続したとき、支柱体の存在によって、端子部が素子の電極に達するような圧縮が抑制されるようになっている、
配線回路構造体。
（２）支柱体の高さＨが、
ｔ＜Ｂかつｈ＜Ｂなるバンプを有する半導体素子を接続対象とする場合には、Ｂ＜Ｈ＜ｈ＋Ｂとなるように、
ｔ≧Ｂかつｈ≧Ｂなるバンプを有する半導体素子を接続対象とする場合には、ｈ＜Ｈ＜ｈ＋Ｂとなるように、
決定されている、上記（１）記載の配線回路構造体。
（３）接続対象とする半導体素子からのバンプの突起高さＢが、２０μｍ〜６０μｍである、上記（１）または（２）記載の配線回路構造体。
（４）半導体素子が、ウェハ基板上に複数の半導体素子構造が形成された、分断前の半導体ウェハの状態となっているものであって、
当該配線回路構造体が、前記半導体ウェハ中の個々の半導体素子に接続し得るよう、個々の配線回路構造体が必要数だけ集合し隣同士連結された集合体であって、それぞれのベース絶縁層がつながって１枚のベース絶縁層となっている、上記（１）〜（３）のいずれかに記載の配線回路構造体。
（５）支柱体が、ベース絶縁層と同じ材料によって形成されている、上記（１）〜（４）のいずれかに記載の配線回路構造体。
（６）端子部の少なくとも表層が半田からなるものである、上記（１）〜（５）のいずれかに記載の配線回路構造体。
（７）さらに、ベース絶縁層が、金属製支持基板上に剥離可能に形成されている、上記（１）〜（６）のいずれかに記載の配線回路構造体。
（８）電極上にバンプが付与された半導体素子と配線回路構造体とが積層された構造を有する半導体装置の製造方法であって、
上記（１）〜（７）のいずれかに記載の配線回路構造体を用い、その端子部を、半導体素子のバンプに接続する工程を有する、半導体装置の製造方法。
（９）半導体素子が、ウェハ基板上に複数の半導体素子構造が形成された、分断前の半導体ウェハの状態となっているものであって、
配線回路構造体が、上記（４）に記載の配線回路構造体である、
上記（８）記載の製造方法。
当該配線回路構造体では、図１（ａ）に示すように、ベース絶縁層１の上面に支柱体４が設けられていることが特徴である。該支柱体４は、端子部３の近傍に位置する。
該支柱体４の高さＨは、当該配線回路構造体の接続対象である素子２００の全てのバンプ３１０の突起高さの平均値である平均突起高さＢを考慮し適切に設定される。
これによって、図１（ｂ）に示すように、素子と配線回路構造体とを重ね合わせて加圧しても、該支柱体４がスペーサーとして働き、素子の電極と配線回路構造体の端子部との過度の圧縮が該支柱体によって抑制され、素子の電極に端子部の金属材料が接することも抑制される。
当該配線回路構造体は、半導体素子に接続されて再配線層として機能するものである。即ち、当該配線回路構造体は、半導体素子とは別個に作製した再配線層でもある。
再配線層を別途製造することによって、ロール・トウ・ロールにて、多数のウェハを包含し得る大面積のものが大量に容易に製造できるので、個々の半導体ウェハの上に直接的に再配線層を形成する場合と比べて、製造コストはより低くなるというメリットがある。
また、良品の配線回路構造体のみを選択してウェハ状態の素子に接続することができるようになり、良品の素子を無駄に廃棄することも無くなる。
当該配線回路構造体のベース絶縁層の下面に、さらに剥離可能に金属製支持基板を付与する態様によれば、金属製支持基板が配線回路構造体に適度な剛性を与える。これによって、当該配線回路構造体を半導体素子（とりわけ、半導体ウェハの段階のもの）に積層するまでの取り扱い性が良好になる。
図１は、本発明による配線回路構造体の構成を説明するための図である。図１（ａ）は、当該配線回路構造体の構成の一例を示す断面図であり、図１（ｂ）は、当該配線回路構造体を半導体素子に接続したときの支柱体の作用を示した図である。 図２は、本発明による配線回路構造体において、ベース絶縁層上に形成された導体層と、その上の端子部と、その近傍の支柱体とを、上方から見た図である。 図３は、本発明による配線回路構造体の内部の接続構造を例示する断面図である。 図４は、本発明による配線回路構造体の好ましい態様を例示する断面図である。 図５は、金属製支持基板上に配線回路構造体の各部が順に形成されていく様子を模式的に示した図である。 図６は、本発明による製造方法の好ましい態様を示した図である。 図７は、配線回路構造体が加えられた半導体素子の様子を模式的に示す断面図である。 図８は、スタッドバンプの形成工程を示す図である。図７では、半導体素子の電極が形成された面を、図の下方へ向けて描いているが、図８では、電極が形成された面を図の上方へ向けて描いている。 図９は、従来の半導体素子と配線回路構造体との接続において生じる、電極と端子部との接触の問題を説明する断面図である。同図では、図７と同様に、半導体素子の電極が形成された面を、図の下方へ向けて描いている。
以下に、具体例に沿って、本発明による製造方法を説明する。尚、本明細書で用いている「〜上に」、「上面」、「下面」など、上下を示す語句は、あくまで各層の位置関係を説明するためのものであって、配線回路構造体や半導体装置の実際の上下の姿勢を限定するものではない。
本発明による配線回路構造体は、図１（ａ）に示すように、ベース絶縁層１上に導体層２が回路パターンとして形成され、該導体層２上に端子部３が形成された構造を少なくとも有する。ベース絶縁層１上には、端子部３の近傍に支柱体４が形成されている。尚、後述のように、当該配線回路構造体には、好ましい態様として、導体層や端子部を覆う接着剤層が設けられるが、ここでは、図示を省略している。
接続対象である半導体素子２００の電極２０１上にはバンプ３１０が形成されており、当該配線回路構造体の端子部３は、該バンプに接続するための端子として機能する。
尚、背景技術の説明において図７について述べたとおり、図１においても、素子の電極２０１の厚さを誇張して素子から大きく突き出しているように描いているが、実際には、電極の突起量は微小であり、電極の表面と素子の面とは同一面にあると見なしてよい。
ここで、支柱体４は、次のように高さを決定することが重要である。即ち、
接続対象とする半導体素子２００からのバンプ３１０の突起高さをＢとし、ベース絶縁層１の上面を規準面として、支柱体４の高さをＨ、端子部３の高さをｈとし、該端子部３の層厚（導体層２の上面からの高さ）をｔとして、
ｔ＜Ｂなるバンプを有する半導体素子を接続対象とする場合には、Ｂ＜Ｈ＜ｈ＋Ｂとなるように、また、
ｔ≧Ｂなるバンプを有する半導体素子を接続対象とする場合には、ｈ＜Ｈ＜ｈ＋Ｂとなるように、該支柱体の高さＨを決定する。
即ち、当該配線回路構造体の端子部の厚さｔの値と、接続対象とする素子のバンプの高さＢの値とを比べたときに、より大きい方の値を支柱体の高さＨの下限とする。
ここで、支柱体の高さＨ、端子部の高さｈ、該端子部の層厚ｔは、いずれも、設計値または製造において管理すべき平均値である。
また、バンプの突起高さＢも、接続対象とする素子の全ての電極上にそれぞれ形成されたバンプの突起高さ（素子面を規準面とする突起量）の平均値である。
このように高さが決定された支柱体４の存在によって、図１（ｂ）に示すように、当該配線回路構造体を半導体素子２００に重ね合わせ、該素子のバンプ３１０に端子部３を接触させ加圧し接続したとき、支柱体４がスペーサーとして働き、それによって、バンプ３１０と端子部３とが過度に圧縮されることが抑制され、端子部の材料が電極に達するようなことも抑制される。
より詳細には、支柱体の高さＨは、上記式（Ｂ＜Ｈ＜ｈ＋Ｂ）および（ｈ＜Ｈ＜ｈ＋Ｂ）から明らかなとおり、その上限は常に〔端子部の高さｈ＋バンプの突起高さＢ〕に応じて決定され、その下限は、バンプの突起高さＢ、または、端子部の厚さｔに応じて決定される。
従って、市場に流通している素子のうち、当該配線回路構造体の接続対象とすべき素子の型番に固有のバンプの突起高さＢに応じて、予め適切な端子部の層厚ｔと、端子部の高さｈとを設計し、その上で、上記式（Ｂ＜Ｈ＜ｈ＋Ｂ）および（ｈ＜Ｈ＜ｈ＋Ｂ）に応じて支柱体の高さＨを決定し、当該配線回路構造体を製造し、種々の素子に対して、上記式に合致した支柱体を有する配線回路構造体を選択して用いればよい。
あるいは、特定の素子に対して、最適なｔ、ｈ、Ｈが決定された、個々の素子専用の配線回路構造体を製造してもよい。
接続対象となる素子のバンプの突起高さＢと、端子部の厚さｔとの関係が、ｔ＜Ｂである場合、またより好ましく限定する条件としてｔ＜Ｂかつｈ＜Ｂである場合には、支柱体の高さＨを、Ｂ＜Ｈ＜ｈ＋Ｂとなるように決定する。
この場合、支柱体の高さＨをバンプの突起高さＢよりも高く設定してあるので（即ち、ｔ＜ｈ＜Ｂ＜Ｈであるから）、支柱体がスペーサとなって、素子と当該配線回路構造体との過度の密着を妨げ、端子部が相手の電極に接することがなくなる。
逆に、接続対象となる素子のバンプの突起高さＢと、端子部の厚さｔとの関係が、ｔ≧Ｂである場合、またより好ましく限定する条件としてｔ≧Ｂかつｈ≧Ｂである場合には、支柱体の高さＨを、ｈ＜Ｈ＜ｈ＋Ｂとなるように決定する。
この場合は、支柱体の高さＨが、端子部の高さｈよりも高く設定してあるので（即ち、Ｂ≦ｔ＜ｈ＜Ｈであるから）、この場合も、やはり支柱体がスペーサとなって、素子と当該配線回路構造体との過度の密着を妨げ、端子部が相手の電極に接することがなくなる。
また、ｔ＜Ｂ、ｔ≧Ｂのいずれの場合でも、支柱体の高さＨの上限は、Ｈ＜ｈ＋Ｂによって決定されているので、支柱体が障害となって、バンプと端子部とが接触しないというような状態となることはない。
ベース絶縁層の材料は、特に限定はされないが、例えば、ポリイミド樹脂、アクリル樹脂、ポリエーテルニトリル樹脂、ポリエーテルスルホン樹脂、エポキシ樹脂、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリ塩化ビニル樹脂などの公知の合成樹脂や、それらの樹脂と、合成繊維布、ガラス布、ガラス不織布、並びに、ＴｉＯ２、ＳｉＯ２、ＺｒＯ２や鉱物、粘土などの微粒子との複合した樹脂などが挙げられる。
ベース絶縁層は、より薄く、より大きな機械的強度を有し、より好ましい電気的特性（絶縁特性など）を有するフレキシブルな絶縁層であることが好ましく、そのような点からは、該ベース絶縁層の材料は、ポリイミド樹脂、エポキシ樹脂、ガラス布複合エポキシ樹脂が好ましい材料として挙げられる。
ベース絶縁層の厚さは、３〜５０μｍが好ましい。
尚、ベース絶縁層が薄くフレキシブルであるため、ベース絶縁層の下面には、後述のとおり、当該配線回路構造体の取り扱い性を改善するための金属製支持基板を隔離可能に設けることが好ましい。
回路パターンとして形成される導体層の材料としては、例えば、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどから選ばれる単独金属や、または、これらを成分とする合金（例えば、半田、ニッケル−錫、金−コバルトなど）が挙げられる。これらのなかでも、電解メッキまたは無電解メッキ可能な金属が好ましく用いられる。導体層の回路パターンの形成容易性、および、電気的特性が優れている点からは、銅が好ましい材料として挙げられる。
導体層の厚さは、特に限定はされないが、２〜５０μｍ程度が好ましく、５〜３０μｍがより好ましい範囲である。
端子部は、導体層上に形成された一種の接点、または、接続用パッドである。
本明細書では、該端子部の材料が半田であるときの問題点を取り上げて記載しているが、端子部の材料は、半田だけでなく、銅、金、銀、インジウム、ニッケルなどのような接点材料であってもよく、表層が半田となっているなどの積層構造であってもよい。
端子部の構造例としては、例えば、導体層上に上記材料が所定の厚さの層として形成されたものが挙げられる。必要により、該端子部を覆うように接着剤層を設けてもよく、またさらに、その接着剤層に開口部を設け、該開口部内の底面に端子部が露出する態様としてもよい。
端子部の形成方法は、特に限定はされないが、印刷法やめっきなどが好ましい方法として挙げられる。
図１（ａ）のように、端子部３を導体層２の上面に直接的に設けた場合の該端子部３の厚さｔは、通常のバンプの突起高さＢを考慮すると、２μｍ〜５０μｍ程度が好ましく、２〜３０μｍがより好ましい範囲である。端子部の厚さｔが１０μｍより薄いと接続が十分できない場合があり、５０μｍより厚いと端子部の厚さｔのばらつきが大きくなり、素子のバンプとの接続信頼性を損うおそれがある。
よって、図１（ａ）の態様では、導体層２の厚さの前記範囲を考慮すると、ベース絶縁層１の上面を規準面としたときの端子部３の高さｈ（＝導体層２の厚さ＋端子部３の厚さｔ）は、ｈ＝４〜１００μｍとなり、好ましい範囲では、ｈ＝７〜６０μｍとなる。
一般的な半導体素子のバンプの突起高さＢは、２０μｍ〜６０μｍであって、とりわけ、汎用的で有用なものでは、３０μｍ〜５０μｍである。
支柱体の高さＨの下限を決定する場合、ｔ＜ＢのときにはＢ＜Ｈ、また、ｔ≧Ｂのときにはｈ＜Ｈであればよい。
図２は、ベース絶縁層１上に形成された導体層２と、その上の端子部３と、その近傍の支柱体４とを上方から見た図である。
支柱体４の形状は、図２（ａ）のような円柱状の他、角柱状などであってよく、該支柱体を上方から見たときの外周形状に限定はない。また、１つの端子部に対して支柱体を単発的に１つだけ設けるだけでなく、複数の支柱体を端子部の周囲に分散させて設けてもよいし、壁のように連なった支柱体を端子部の周囲に沿って設けてもよい。
また、素子の電極は、素子の面上に互いに接近して種々の配置パターンにて高密度に配置されているので、それに対応する端子部３の配列も、図２（ｂ）に示すような一列に並んだ配列、図２（ｃ）に示すようなジグザグ状に密に並んだ配列、さらには、より高密度に行列状に並んだ配列（図示せず）などとなる。
支柱体４は、それらの端子部３に対応して別個に形成してもよいし、図２（ｂ）、（ｃ）に示すように、隣り合った支柱体同士を互いにつなげた形態として形成してもよい。
支柱体の底面積は、材料の弾性率にもよるが、端子部３の底面積の３０％〜５００％程度であれば、容易に圧縮変形することのないスペーサーとして好ましく機能する。
支柱体を形成する位置は、端子部に対してスペーサーとして機能し得る程度の近傍であればよい。
〔端子部の近傍に支柱体を形成する〕とは、端子部と支柱体との間の距離（隙間の寸法）を５００μｍ以下、好ましくは１００μｍ以下とすることを意味する。端子部と支柱体との間の距離の下限は、ゼロであってもよいが、支柱体形成時の位置精度を鑑みれば、５μｍ以上、好ましくは２０μｍ以上の距離を確保することが好ましい。
支柱体の材料は、特に限定はされないが、素子に対して接触し加圧する点からは、絶縁性材料が好ましく、また、素子に食い込むなどの損傷を与えるようなことがなく、しかも、簡単に変形することなくスペーサーとして充分機能し得るよう、適度な範囲の弾性率（１〜１０ＧＰａ程度）を持った材料が好ましい。
このような材料としては、ベース絶縁層の材料として列挙した上記樹脂材料が好ましいものとして挙げられ、特に、ベース絶縁層と支柱体とを互いに同じ材料とすると、ベース絶縁層と支柱体との界面における両者の線膨張係数の差による応力が低減でき、好ましい態様となる。このような点からは、支柱体の好ましい材料は、ポリイミド樹脂、エポキシ樹脂、ガラス布複合エポキシ樹脂となる。
ベース絶縁層上への支柱体の形成方法としては、スクリーン印刷やディスペンサーによる塗布、感光性材料を用いたフォトリソグラフィ法による形成方法が挙げられる。
ベース絶縁層１の上面には、図３（ａ）に示すように、当該配線回路構造体と半導体素子との接着を行うための、接着剤層５を設ける態様が好ましい。この場合、図３（ａ）の態様のように、導体層２、端子部３、支柱体４が、接着剤層５内に完全に埋没した態様であってもよく、支柱体の上部が該接着剤層の上面から突き出した態様（図示せず）でもよく、また、端子部や支柱体を覆う接着剤層の上面に開口が設けられて各開口の底に端子部や支柱体が露出する態様（図示せず）や、端子部の上面が接着剤層の上面に露出した態様（図示せず）でもよい。
接着剤層５の材料としては、特に限定はされないが、ポリスルホン、ポリエーテルスルホン、ポリヒダントイン、ポリエーテルイミド、ポリエステル、ポリイミドシロキサン、シロキサン変性ポリアミドイミドなどの熱可塑性樹脂、エポキシ系樹脂、アクリル系樹脂、シリコーン系樹脂、ポリイミド樹脂などが好ましいものとして挙げられ、これらをブレンドして用いてもよい。
エポキシ系樹脂としては、特に限定はされないが、熱可塑性樹脂またはゴムまたはエラストマーなどとブレンドしたエポキシ樹脂や、シリカハイブリッド、ナノ粒子分散型エポキシ樹脂などが挙げられる。
アクリル系樹脂としては、特に限定はされないが、例えば、エポキシアクリレート、ウレタンアクリレート、シリコーンアクリレートなどが挙げられる。
ベース絶縁層１の上面を規準面とした接着剤層の厚さは、端子部の高さｈ１、支柱体の高さＨにもよるが、４〜１２０μｍ程度が好ましい厚さである。
尚、素子の電極と当該配線回路構造体の端子部との接合によって、両者が充分な機械的強度にて一体化する場合は、接着剤層の代わりに接着性の無い公知の絶縁材料からなる絶縁層としてもよい。
当該配線回路構造体内における導体層を通じた接続構造（即ち、端子部から導体層を通って他方の接続用端子に至るまでの構造）は、特に限定はされないが、有用な基本構造としては、図３に例示する態様のものが挙げられる。
図３（ａ）の例では、ベース絶縁層１上の導体層（回路パターン）２に端子部３が設けられ、ベース絶縁層１の下面には、外部の回路等との接続のための外部接続用導体部６が露出しており、これら端子部３と外部接続用導体部６とが導体層を通じて互いに接続されている。
図３（ａ）の例では、外部接続用導体部６は、ベース絶縁層１を貫通する導通路の下端部であって、該導通路の下端面に接点用の金属被膜が形成されたものであってもよい。
図３（ｂ）の例では、外部接続用導体部６ａは、ベース絶縁層１の下面に露出した回路パターンであって、導通路６ｂを通じて導体層２と接続されている。
また、他の例として、素子の電極の機能に応じて、複数の端子部同士が１つの導体層を通じて１つの外部接続用導体部に接続されている構造や、複数の端子部同士が１つの導体層を通じて互いに接続されているが、外部接続用導体部とは接続されていない構造など、その接続構造のパターンは用途に応じて自由に変更し、組合せてよい。
導体層は、図３に示すように単層であってもよいし、第一の導体層を第一の絶縁体層が覆い、その上に第二の導体層が設けられるといった多層（多段）の構造であってもよい。
図３（ａ）に示すような、外部接続用導体部６のための導通路は、円柱状が好ましい形状であって、その直径は５〜５００μｍ、好ましくは、５〜３００μｍである。
また、該導通路の下端面に接点用の金属被膜を形成する方法はメッキが好ましく、該金属被膜の材料としては、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどの単独金属、またはこれら２種類以上からなる合金などが挙げられる。これらの中でも好ましい材料としては、金、錫、ニッケルなどが挙げられ、導通路側の下地層をＮｉとし、表層をＡｕとする２層構造などが好ましい金属被膜として挙げられる。
当該配線回路構造体の接続対象とすべき半導体素子は、例えば、単一の発光素子のような単純な構造のものやそれを集合させたアレイ、有機半導体素子、ＩＣ、種々の演算回路を集積したプロセッサ、メモリー、フォトセンサー、イメージセンサーなどの従来公知の素子の他、マルチチップモジュール、ＭＥＭＳ（Micro Electro Mechanical Systems；機械要素部品、センサー、アクチュエータ、電子回路などを基板上に集積化したデバイス）などが挙げられる。
半導体素子を形成するためのウェハ基板は、シリコンなどの半導体結晶基板の他、絶縁性の結晶基板、ガラス基板、有機化合物からなる基板など、半導体素子のためのあらゆる基板であってよい。これらの基板のなかでも、最も汎用的なものはシリコン結晶基板（シリコンウェハ）である。
半導体素子の電極に設けられるバンプは、印刷法、めっき法、蒸着法などで作製される半田バンプ、銅バンプ、金バンプなど種々のものであってよい。
該バンプの突起高さＢは、上記のとおり、一般的には２０μｍ〜６０μｍであって、とりわけ、汎用的で有用なものでは、３０μｍ〜５０μｍである。
また、バンプのなかでも、スタッドバンプは、高さのばらつきが生じやすく、例えば、中心寸法４５μｍのものでは、±８μｍ程度の範囲内でのばらつきがあるため、本発明の利点がより顕著になる。スタッドバンプの材料は、通常は金である。
また、当該配線回路構造体を半導体素子に接続するに際しては、分断後の個々のチップに対してではなく、半導体ウェハに対して、ウェハサイズの配線回路構造体を接続することが好ましい。
ウェハサイズの配線回路構造体とは、半導体ウェハ中の個々の半導体素子に接続し得るよう、個々の配線回路構造体が必要数だけ集合し隣同士連結され集合体となっているものである。このようなウェハサイズの配線回路構造体は、ウェハサイズの大きな面積を持った１枚のベース絶縁層上に、個々の素子に対応した配線回路構造体（個々の素子のための導通路、端子部、支柱体など）を形成することによって得られる。
分断前のウェハサイズの配線回路構造体中に含まれる個々の配線回路構造体の配列パターンは、接続対象の半導体ウェハ中の素子の配列パターンに対応しておればよく、個々の素子と個々の配線回路構造体とが接続可能となっていればよい。
分断前のウェハサイズの配線回路構造体全体としての外周形状は、半導体ウェハと同一またはそれに対応した形状、複数の半導体ウェハを包含し得るさらに大面積の形状（単品のシート状、ロールから送りだされた帯状など）、個々の半導体ウェハ内の素子集合領域と同一またはそれに対応した形状などであってもよい。
分断前のウェハサイズの配線回路構造体と半導体ウェハとを位置決めするための付加的な構成や、取り扱い性を良好にし得る工夫は、適宜加えればよい。
ベース絶縁層１の下面には、図４（ａ）に示すように、金属製支持基板８を剥離可能に積層しておくのが好ましい態様である。この態様によって、上記発明の効果の説明で述べたとおり、金属製支持基板８が配線回路構造体に適度な剛性を与え、当該配線回路構造体を半導体素子に積層するまでの取り扱い性が良好になる。
金属製支持基板の材料は、特に限定はされないが、銅または、銅を主体とする銅合金、ニッケルまたはニッケルを主体とするニッケル合金、ニッケルと鉄を主な成分とする合金、ステンレスなどが好ましい材料として挙げられる。
半導体ウェハとの線膨張係数の差を小さくするために、ニッケルと鉄を主な成分とする合金（例えば、４２アロイ）を用いることが好ましい。
金属製支持基板の厚さは、材料の剛性にもよるが、１０μｍ〜２００μｍ程度が好ましく、２０μｍ〜８０μｍ程度がより好ましい。
金属製支持基板の厚さが１０μｍを下回ると、該金属製支持基板に折れやシワが生じやすくなり、ロールプロセスでの取り扱い性が低下する。また、金属製支持基板の厚さが２００μｍを上回ると、その剛性によって巻き径が大きくなり、ロールプロセスでの取り扱いが困難となり、エッチングによる加工も困難となる。
金属製支持基板をよりスムーズに剥離するためには、図４（ａ）に示すように、両者の間に剥離層７を介在させる構造が好ましい。剥離層は、ベース絶縁層からは容易に剥離し、金属製支持基板からは剥離し難いように形成し、該剥離層が金属製支持基板と一体的にベース絶縁層から剥がれるようにすることが好ましい。
剥離層の材料としては、有機物（シリコーン樹脂、ポリイミドなど）、無機物（金属、金属酸化物、無機酸化物など）が挙げられる。前記無機物としては、Ａｇ、Ｔｉ、Ｗ、Ｎｉ、ＳｉＯ2などが例示される。
配線回路構造体の製造工程や、該配線回路構造体を半導体ウェハに接続する際の高熱条件を考慮すると、シリコーン樹脂は劣化する場合があるので、ポリイミドや前記無機物がより好ましい材料である。
剥離層をポリイミド層とする場合、その厚さは０．１〜１０μｍが好ましく、配線回路構造体全体の反りを防止するためには、０．１〜５μｍがより好ましい。
剥離層を前記無機物からなる層とする場合、その厚さは、１〜１００ｎｍが好ましく、配線回路構造体全体の反りを防止するためには、１〜５０ｎｍがより好ましい。
剥離層をポリイミド層とする場合の該層の形成方法としては、溶液を塗工する方法、電着法やＣＶＤ法によって堆積させる方法、または、別途形成したポリイミドフィルムをラミネートする方法などが挙げられる。また、剥離層を、金属、金属酸化物、無機酸化物などの無機物からなる層とする場合の該層の形成方法としては、電解めっき法、真空蒸着法、スパッタリング法などが挙げられる。
また、図４（ｂ）に示すように、金属製支持基板８に対して、外部接続用導体部（導通路）６の位置に開口（貫通孔）９を設けることによって、外部接続用導体部の先端の金属層６ｃをベース絶縁層１の下面から突起させることが可能となる。
金属製支持基板を剥離可能に有する配線回路構造体の実際の製造では、図５に示すように、最初に金属製支持基板８を用意し、その上にベース絶縁層１を剥離可能に形成し、その上に他の主要部分を構築するのが好ましい製造手順である。
金属製支持基板上に配線回路構造体の各層を順次形成する方法には、セミアディティブ法や、サブトラクティブ法など、従来公知の回路基板やインターポーザの製造技術を適用してもよい。
また、セミアディティブ法によってベース絶縁層上に良導体金属によって導体層を形成したり、ベース絶縁層に設けた開口内に良導体金属を充填し導通路を形成する場合には、導体層、導通路となるべき部分の壁面にそれら良導体金属を良好に堆積させるための種膜（金属薄膜）を予めスパッタリングによって形成しておくことが好ましい。
そのような種膜の材料としては、例えば、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどの単独金属、またはこれら２種類以上からなる合金などが用いられる。
以下に、金属製支持基板上に配線回路構造体の各部を順に形成していく製造方法を、図５に沿って説明する。同図は、１つの端子部の付近だけを拡大して模式的に示しているが、実際の素子１つ当たりの電極の数は１０個〜４００個であり、さらに、そのような素子が１つの半導体ウェハ中に２００個〜１０００個含まれているから、製造される配線回路構造体も、半導体ウェハの素子に対応して、ウェハサイズの金属製支持基板上に形成されることになる。
当該配線回路構造体の製造方法では、先ず、図５（ａ）に示すように、金属支持基板８上に剥離層７を形成する。
次に、図５（ｂ）に示すように、ベース絶縁層１を剥離層７の上に形成する。該ベース絶縁層１には、後工程で形成する外部接続用端子部のための導通路となる位置に開口１ａを形成しておく。
次に、図５（ｃ）に示すように、ベース絶縁層１の上面の所定位置に支柱体４を形成する。該支柱体４の形成位置は、後工程で形成する端子部の近傍である。
次に、図５（ｄ）に示すように、ベース絶縁層１に形成した開口１ａ内の底面（剥離層が露出している）に、金、ニッケルなどの接点用金属をめっきによって薄膜状に形成し、外部接続用の端子部６ｃとする。
次に、図５（ｅ）に示すように、導体層用の金属によって、開口１ａ内を充填して導通路とし、さらに、ベース絶縁層１の上面に導体層２を回路パターンとして形成する。さらに、導体層２の上面に、半田によって端子部３を形成する。ベース絶縁層の上面や開口内に金属を好ましく析出させるための下地処理は、適宜行えばよい。
なお、図５による説明では、先に支柱体４を形成した後に、開口１ａ内の金属薄６ｃ、導体層２を形成したが、導体層２を形成した後に支柱体４を形成してもよい。
次に、図５（ｆ）に示すように、ベース絶縁層１の上面全体を接着剤層５で覆い、導体層２、端子部３、支柱体４を、接着剤層内に埋没させ、本発明の配線回路構造体を得る。
本発明による半導体装置の製造方法は、本発明による配線回路構造体を用い、これを、電極上にバンプ（特に、スタッドバンプ）が付与された半導体素子に重ね合わせ、端子部を素子のバンプに接続することによって、配線回路構造を持った半導体装置を得るというものである。当該配線回路構造体と半導体素子との接続自体は、公知技術を用いてよい。
当該製造方法の好ましい態様では、図６に示すように、半導体ウェハ状態の素子に対して、金属製支持基板を剥離可能に有する配線回路構造体を接続した後、金属製支持基板を剥離し、チップへと分断し、個々の半導体装置を得る。
先ず、図６（ａ）に示すように、素子の各スタッドバンプ３１０と、当該配線回路構造体の各端子部３とが対向するように、半導体ウェハ２００と配線回路構造体（金属製支持基板付き）とを重ねて圧着し、スタッドバンプと端子部とを接続する。この例では、両者の接合は、接着剤層の接着力に依存しているだけであるが、熱や超音波振動を加えて、スタッドバンプと端子部とを溶着させてもよい。
この時、仮に、一部のスタッドバンプに作用する圧力が過剰であっても、支柱体が半導体ウェハの表面に当たり、過剰な圧縮を止めるスペーサーとして作用し、スタッドバンプが過剰に押しつぶされて端子部の半田がアルミ電極に接触することが抑制される。
次に、図６（ｂ）に示すように、金属支持基板８を剥離層７と一体的に剥離し、配線回路構造が付与された半導体ウェハを得、ダイシングによって個々のチップへと分断し、半導体装置を得る。
本実施例では、半導体ウェハに重ね合わせて各素子に接続するためのウェハサイズの配線回路構造体（チップサイズの配線回路構造体が集合してウェハサイズとなったもの。以下、配線回路構造体の集合体ともよぶ）を製作し、端子部の厚さｔを種々変化させることで該端子部の高さｈを変化させ、かつ、支柱体の高さＨを変化させることで、端子部とスタッドバンプとの接続状態を観察した。
接続対象とする半導体ウェハは、素子のスタッドバンプの突起高さＢが２０μｍのものと、５０μｍのものを用意した。
配線回路構造体の集合体は、１枚のウェハサイズの金属製支持基板上に、ポリイミドからなる剥離層を形成し、その上にベース絶縁層を形成し、半導体ウェハの各素子に対応する位置に、導体層（回路パターン）、端子部、支柱体、接着剤層を形成したものであり、半導体ウェハ中の素子に対応した数の配線回路構造体が集合したものである。
〔金属製支持基板上への剥離層の形成〕
図５（ａ）に示すように、金属製支持基板８として、材料３６アロイ、厚さ３０μｍ、の金属製支持基板を用意し、その上に、スパッタリング法にて、厚さ１００ｎｍのチタン層を全面に形成し、剥離層７とした。
〔ベース絶縁層の形成〕
図５（ｂ）に示すように、感光性ポリアミック酸（３，４，３’，４’−ビフェニルテトラカルボン酸二無水物と、４，４’−ジアミノジフェニルエーテル、パラフェニレンジアミンとを反応させたもので、感光剤を含有する）を用いて、剥離層７の上面にポリイミド層を形成し、ベース絶縁層１とした。また、後述する外部接続用端子部を形成すべき位置には、直径１００μｍの円形の開口１ａを形成し、該開口内の底面に剥離層の上面を露出させた。
〔支柱体の形成〕
図５（ｃ）に示すように、上記ベース絶縁層の材料と同じ感光性ポリアミック酸を用い、フォトリソグラフィ法によって、支柱体を形成した。
支柱体は、底面の形状が一辺１００μｍの正方形である。
支柱体の高さＨは、下記表１に示すように、各ウェハサイズの配線回路構造体ごとに、３０μｍ、４０μｍ、５０μｍ、６０μｍとした。同じ１つの集合体に含まれる配線回路構造体同士の間では、支柱体の高さ（設計値）は互いに同じであった。
他の部位の寸法も同様に、同じ１つの集合体に含まれる個々の配線回路構造体同士の間では、各部の寸法は互いに同じである。
また、支柱体の位置は、後工程で形成する端子部３との間に１０μｍの隙間が生じる位置とした。
〔外部接続用端子部、導体層、端子部の形成〕
図５（ｄ）に示すように、ベース絶縁層１の開口部１ａ内の底面として露出している剥離層７の上面に、金（厚さ０．５μｍ）、ニッケル（厚さ２μｍ）の順に、外部接続用端子部用の表層６ｃを、電解めっきによって形成した。同図では、表層６ｃを１層として描いている。
図５（ｅ）に示すように、ベース絶縁層１の上面に、セミアディティブ法により、電解銅めっきを施し、銅によって開口１ａ内を充填して導通路６とし、さらに厚さ１０μｍの導体パターンを形成して導体層２とした。さらに、導体層上の端子部形成位置に、半田層を電解めっきにより形成し、端子部３とした。端子部を上方から見たときの外形・寸法は、直径１００μｍの円形である。
端子部として形成した半田層の厚さｔは、下記表１のとおり、配線回路構造体の集合体ごとに変化させて１０μｍ、２０μｍ、３０μｍとした。ベース絶縁層上面からの端子部の高さｈは、これらの半田層の厚さｔに導体層２の厚さ１０μｍを加えて、配線回路構造体の集合体ごとに２０μｍ、３０μｍ、４０μｍとなっている。
〔接着剤層の形成〕
上記の工程でベース絶縁層上に形成された各部（支柱体、導体層、端子部）を全て覆うように、キャスティング法によってポリイミド系接着剤層５を形成し、配線回路構造体を得た。
該ポリイミド系接着剤層のベース絶縁層上面からの厚さは、Ｈ＋５μｍとした。
〔半導体ウェハの各素子の電極とバンプ〕
用意した半導体ウェハ中の素子の電極は、一辺８０μｍの正方形のアルミ電極であり、該電極上には、線径２５μｍのボンディングワイヤにより、最大外径６０μｍの金スタッドバンプが形成されている。
第１のタイプの半導体ウェハは、金スタッドバンプの突起高さＢが、素子面から２０μｍであり、第２のタイプの半導体ウェハは、金スタッドバンプの突起高さＢが、素子面から５０μｍである。
素子１個当たりの電極の数は４０個であり、１枚の半導体ウェハ中の素子の数は５６８個である。
〔半導体ウェハと配線回路構造体との接続〕
半導体ウェハと配線回路構造体とを圧着し加熱して接続し、半導体装置を得た。
圧着条件は、真空度３Ｐａ、温度２５０℃の条件にて、１つのバンプ当たりの加圧力を１０gとした。
各半導体ウェハ、各配線回路構造体の集合体の主要部の寸法と、接続状態を、下記表１に示す。表中の数値の単位は全てμｍである。
Figure 0005237242
上記表１のとおり、試料１〜５では、第１のタイプの半導体ウェハを用い、試料６では、第２のタイプの半導体ウェハを用いた。
試料１では、Ｂ＝ｔ＝２０（即ち、ｔ≧Ｂなるバンプ）であって、ｈ＝３０、Ｈ＝４０、ｈ＋Ｂ＝７０であるから、ｈ＜Ｈ＜ｈ＋Ｂを満たしている。
試料２では、Ｂ＝２０、ｔ＝３０（即ち、ｔ≧Ｂなるバンプ）であって、ｈ＝４０、Ｈ＝５０、ｈ＋Ｂ＝９０であるから、ｈ＜Ｈ＜ｈ＋Ｂを満たしている。
試料３では、Ｂ＝２０、ｔ＝１０（即ち、ｔ＜Ｂなるバンプ）であって、ｈ＝２０、Ｈ＝３０、ｈ＋Ｂ＝５０であるから、Ｂ＜Ｈ＜ｈ＋Ｂを満たしている。
これら、本発明の条件を満たすように支柱体を設けた試料では、いずれにおいても、端子部の半田が素子の電極に接触してはおらず、かつ、スタッドバンプと端子部との接続は良好であった。
試料４では、Ｂ＝ｔ＝２０（即ち、ｔ≧Ｂなるバンプ）であるが、ｈ＝３０、Ｈ＝６０、ｈ＋Ｂ＝５０であるから、Ｈ＜ｈ＋Ｂを満たしていない。この試料では、支柱体の高さＨが過度に大きいために、端子部の半田が素子の電極に接触するような接続はなかったが、スタッドバンプと端子部とのペアの中には、互いに接触し得ないものが存在した。
試料５では、Ｂ＝ｔ＝２０（即ち、ｔ≧Ｂなるバンプ）であるが、ｈ＝３０、Ｈ＝３０、ｈ＋Ｂ＝５０であるから、ｈ＜Ｈを満たしていない。この試料では、支柱体の高さＨが過度に小さいために、支柱体がストッパーとして機能しないものが存在し、スタッドバンプと端子部とのペアは全て接続されていたが、端子部の半田が素子の電極に接触するものが存在した。
試料６では、Ｂ＝５０、ｔ＝２０（即ち、ｔ＜Ｂなるバンプ）であるが、ｈ＝３０、Ｈ＝３０、ｈ＋Ｂ＝８０であるから、ｈ＜Ｈを満たしていない。支柱体の高さＨが過度に低いためにストッパーとして機能しないものが存在し、スタッドバンプが過剰に端子部に入り込み、バンプと端子部との接続不良が存在した。また、端子部の半田が素子の電極に接触するものはなかった。
以上の結果から、支柱体を設け、かつ、その高さを適正に選択することにより、スタッドバンプと端子部とが好ましく接続されることがわかった。
本発明によって、半導体素子の電極に形成されたバンプに高さのばらつきがあっても、該配線回路構造体の端子部の材料が素子の電極に接することが抑制され、両者の接触信頼性が向上する。
１ ベース絶縁層
２ 導体層
３ 端子部
４ 支柱体
２００ 半導体素子
２０１ 電極
３１０ バンプ

Claims (9)

  1. 電極（２０１）上にスタッドバンプ（３１０）が付与された半導体素子（２００）に接続するための配線回路構造体であって、
    ベース絶縁層（１）上に導体層（２）が回路パターンとして形成され、該導体層上（２）に、半導体素子のスタッドバンプに接続するための端子部（３）が形成された構造を少なくとも有し、
    ベース絶縁層の上面には、端子部の近傍に、支柱体（４）が形成されており、
    ベース絶縁層上には、当該配線回路構造体と半導体素子との接着を行うための接着剤層（５）がさらに設けられ、前記の導体層と端子部と支柱体は、該接着剤層内に埋没しており、
    接続対象とする半導体素子からのスタッドバンプの突起高さをＢとし、ベース絶縁層の上面を規準面として、支柱体の高さをＨ、端子部の高さをｈとし、端子部の層厚をｔとして、
    ｔ＜Ｂなるスタッドバンプを有する半導体素子を接続対象とする場合には、Ｂ＜Ｈ＜ｈ＋Ｂとなるように、
    ｔ≧Ｂなるスタッドバンプを有する半導体素子を接続対象とする場合には、ｈ＜Ｈ＜ｈ＋Ｂとなるように、
    支柱体の高さＨが決定されており、
    それによって、当該配線回路構造体を半導体素子に重ね合わせて該素子のスタッドバンプを接着剤層内に入り込ませ、該接着剤層内に埋没した端子部に接触させてさらに加圧し接続したとき、接着剤層内に埋没していた支柱体の存在によって、端子部が素子の電極に達するような圧縮が抑制されるようになっている、
    配線回路構造体。
  2. 支柱体の高さＨが、
    ｔ＜Ｂかつｈ＜Ｂなるスタッドバンプを有する半導体素子を接続対象とする場合には、Ｂ＜Ｈ＜ｈ＋Ｂとなるように、
    ｔ≧Ｂかつｈ≧Ｂなるスタッドバンプを有する半導体素子を接続対象とする場合には、ｈ＜Ｈ＜ｈ＋Ｂとなるように、
    決定されている、請求項１記載の配線回路構造体。
  3. 接続対象とする半導体素子からのスタッドバンプの突起高さＢが、２０μｍ〜６０μｍである、請求項１または２記載の配線回路構造体。
  4. 半導体素子が、ウェハ基板上に複数の半導体素子構造が形成された、分断前の半導体ウェハの状態となっているものであって、
    当該配線回路構造体が、前記半導体ウェハ中の個々の半導体素子に接続し得るよう、個々の配線回路構造体が必要数だけ集合し隣同士連結された集合体であって、それぞれのベース絶縁層がつながって１枚のベース絶縁層となっている、請求項１〜３のいずれか１項に記載の配線回路構造体。
  5. 支柱体が、ベース絶縁層と同じ材料によって形成されている、請求項１〜４のいずれか１項に記載の配線回路構造体。
  6. 端子部の少なくとも表層が半田からなるものである、請求項１〜５のいずれか１項に記載の配線回路構造体。
  7. さらに、ベース絶縁層が、金属製支持基板上に剥離可能に形成されている、請求項１〜６のいずれか１項に記載の配線回路構造体。
  8. 電極上にスタッドバンプが付与された半導体素子と配線回路構造体とが積層された構造を有する半導体装置の製造方法であって、
    請求項１〜７のいずれか１項に記載の配線回路構造体を用い、半導体素子のスタッドバンプを該配線回路構造体の接着剤層内に入りこませ、該接着剤層内に埋没した端子部に、半導体素子のスタッドバンプを接続する工程を有する、半導体装置の製造方法。
  9. 半導体素子が、ウェハ基板上に複数の半導体素子構造が形成された、分断前の半導体ウェハの状態となっているものであって、
    配線回路構造体が、請求項４に記載の配線回路構造体である、
    請求項８記載の製造方法。
JP2009270430A 2009-11-27 2009-11-27 配線回路構造体およびそれを用いた半導体装置の製造方法 Expired - Fee Related JP5237242B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009270430A JP5237242B2 (ja) 2009-11-27 2009-11-27 配線回路構造体およびそれを用いた半導体装置の製造方法
US12/952,404 US8247890B2 (en) 2009-11-27 2010-11-23 Wiring circuit structure and manufacturing method for semiconductor device using the structure
TW099140965A TWI536522B (zh) 2009-11-27 2010-11-26 電路配線結構及使用該結構之半導體裝置之製造方法
CN201010564262.2A CN102130093B (zh) 2009-11-27 2010-11-26 布线电路结构体及使用该结构体的半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009270430A JP5237242B2 (ja) 2009-11-27 2009-11-27 配線回路構造体およびそれを用いた半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011114226A JP2011114226A (ja) 2011-06-09
JP5237242B2 true JP5237242B2 (ja) 2013-07-17

Family

ID=44068238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009270430A Expired - Fee Related JP5237242B2 (ja) 2009-11-27 2009-11-27 配線回路構造体およびそれを用いた半導体装置の製造方法

Country Status (4)

Country Link
US (1) US8247890B2 (ja)
JP (1) JP5237242B2 (ja)
CN (1) CN102130093B (ja)
TW (1) TWI536522B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103337488B (zh) * 2013-06-05 2016-09-14 吉林华微斯帕克电气有限公司 一种引线框架
CN104465572B (zh) * 2013-09-12 2017-06-06 日月光半导体制造股份有限公司 封装结构
US10043774B2 (en) * 2015-02-13 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit packaging substrate, semiconductor package, and manufacturing method
CN104952737B (zh) * 2015-06-30 2017-12-26 通富微电子股份有限公司 一种具有铝带或l脚或凸起的封装框架结构及生产方法
JP2017017238A (ja) * 2015-07-03 2017-01-19 株式会社ジェイデバイス 半導体装置及びその製造方法
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
CN105702635B (zh) * 2016-03-07 2018-12-21 三星半导体(中国)研究开发有限公司 半导体封装件
US20180130731A1 (en) * 2016-11-04 2018-05-10 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
CN113517209A (zh) * 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN111584368B (zh) * 2020-04-23 2022-12-30 中国科学院上海技术物理研究所 红外焦平面器件用高密度微细铟柱阵列顶端凹点成型方法
CN115332213A (zh) * 2021-05-11 2022-11-11 财团法人工业技术研究院 封装载板及其制作方法与芯片封装结构
US20230299028A1 (en) * 2022-03-15 2023-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Bonding structure and method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186383A (en) * 1991-10-02 1993-02-16 Motorola, Inc. Method for forming solder bump interconnections to a solder-plated circuit trace
JPH11251363A (ja) * 1998-03-03 1999-09-17 Olympus Optical Co Ltd フリップチップ実装方法及びフリップチップ実装構造
JP2000077465A (ja) * 1998-08-27 2000-03-14 Toshiba Corp 電子ユニット
JP3949849B2 (ja) * 1999-07-19 2007-07-25 日東電工株式会社 チップサイズパッケージ用インターポーザーの製造方法およびチップサイズパッケージ用インターポーザー
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
US20090085227A1 (en) * 2005-05-17 2009-04-02 Matsushita Electric Industrial Co., Ltd. Flip-chip mounting body and flip-chip mounting method
JP2007250825A (ja) * 2006-03-16 2007-09-27 Epson Imaging Devices Corp 基板の接続構造及びその製造方法
JP5305148B2 (ja) * 2006-04-24 2013-10-02 株式会社村田製作所 電子部品、それを用いた電子部品装置およびその製造方法
JP4920330B2 (ja) * 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
JP4758869B2 (ja) * 2006-11-08 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
US20090039490A1 (en) * 2007-08-08 2009-02-12 Powertech Technology Inc. Mounting assembly of semiconductor packages prevent soldering defects caused by substrate warpage

Also Published As

Publication number Publication date
CN102130093A (zh) 2011-07-20
JP2011114226A (ja) 2011-06-09
TWI536522B (zh) 2016-06-01
US20110127657A1 (en) 2011-06-02
TW201126675A (en) 2011-08-01
US8247890B2 (en) 2012-08-21
CN102130093B (zh) 2016-01-20

Similar Documents

Publication Publication Date Title
JP5237242B2 (ja) 配線回路構造体およびそれを用いた半導体装置の製造方法
JP4274290B2 (ja) 両面電極構造の半導体装置の製造方法
US8183093B2 (en) Method of manufacturing a semiconductor device by lamination
TWI395274B (zh) 製造電路基材的方法及製造電子部件封裝結構的方法
JP4431123B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP4851794B2 (ja) 半導体装置
TWI452661B (zh) 線路直接連接晶片之封裝結構
JP4972633B2 (ja) 半導体装置の製造方法
JP2008171938A (ja) 半導体装置及び半導体装置の製造方法
US6420787B1 (en) Semiconductor device and process of producing same
TWI390684B (zh) 半導體封裝及其製造方法
JPWO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
TW201813034A (zh) 導線架及電子組件裝置
TW201631715A (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
JP5135194B2 (ja) 半導体装置の製造方法
JP2010525553A (ja) 半導体装置のバンプ構造
TWI336516B (en) Surface structure of package substrate and method for manufacturing the same
JP2013093366A (ja) フレキシブル配線基板およびその製造方法
JP2009004813A (ja) 半導体搭載用配線基板
JP5371834B2 (ja) 配線回路構造体およびそれを用いた半導体装置の製造方法
JP4110421B2 (ja) 半導体装置の製造方法
TWI399839B (zh) 內置於半導體封裝構造之中介連接器
JP2009283738A (ja) 配線用電子部品及びその製造方法
JP5165006B2 (ja) 半導体装置の製造方法
TW201408145A (zh) 配線基板及該製造方法以及半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130328

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees