JP4274290B2 - 両面電極構造の半導体装置の製造方法 - Google Patents

両面電極構造の半導体装置の製造方法 Download PDF

Info

Publication number
JP4274290B2
JP4274290B2 JP2008529403A JP2008529403A JP4274290B2 JP 4274290 B2 JP4274290 B2 JP 4274290B2 JP 2008529403 A JP2008529403 A JP 2008529403A JP 2008529403 A JP2008529403 A JP 2008529403A JP 4274290 B2 JP4274290 B2 JP 4274290B2
Authority
JP
Japan
Prior art keywords
internal connection
double
semiconductor device
manufacturing
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008529403A
Other languages
English (en)
Other versions
JPWO2008065896A1 (ja
Inventor
政道 石原
弘孝 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Institute of Technology NUC
Original Assignee
Kyushu Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Institute of Technology NUC filed Critical Kyushu Institute of Technology NUC
Application granted granted Critical
Publication of JP4274290B2 publication Critical patent/JP4274290B2/ja
Publication of JPWO2008065896A1 publication Critical patent/JPWO2008065896A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、半導体チップを含む回路素子を配置して樹脂封止すると共に、該回路素子に接続される外部接続用電極をおもて面と裏面の両面に配置した両面電極構造の半導体装置の製造方法、及び該方法により製造された半導体装置に関する。
ＬＳＩチップの高集積化に伴い、パッケージサイズの縮小化も強く要求されており、様々な実装パッケージ構造が提案されている。近年、半導体ベアチップに貫通電極を形成して積層しようとする開発が盛んに行われている。一方、リアルサイズの両面電極パッケージもこれから製品化される可能性が高い。いずれの技術においても、従来の両面電極パッケージは常に貫通電極構造を必要としているが（特許文献１参照）、現在の貫通電極形成は低抵抗金属を充填するためには低温処理が要求され、半導体プロセスへの適用は難しく、一方貫通孔の絶縁方法は、高温処理が必要なため半導体の実装プロセスへの適用は困難である。このように、半導体基板への貫通電極の形成とその絶縁方法にはまだ課題が残されていて、貫通電極を必要とせずに配線することが望まれる。
特許文献２は基板上に突起電極を形成して両面電極構造を開示しているが、その突起電極形成方法や接続方法などの具体的な開示は全く無い。また上面の再配線も開示しているが、この手法は上面メッキで低抵抗金属膜を形成してリソグラフィーを用いてパターン形成する従来手法のみの開示に留まっており、コスト的には大きな課題を持っていると言える。
特許文献３は、積層型半導体パッケージ用の多層基板において、その個別単層のパッケージを薄くする技術を開示する。このため、下部配線基板と上部配線基板に分けて別々に製作し、後で貼り合わせる。上部配線基板は上面への電極取出しと再配線を同時に兼ね備えているが、低コストで製造することは困難である。
また、特許文献４は、積層型半導体において、その個別単層のパッケージの突起電極を形成する技術を開示する。突起電極のパターン形成をフィルムで行い、開口部に半田ペーストを充填し、過熱することによって突起電極を形成する。工程的に、圧倒的に複雑でコスト高となる。
特開２００１−１２７２４３号公報 特開２００２−１５８３１２号公報 特開２００５−２８６０１０号公報 特開２００３−２１８２８３号公報
本発明は、係る問題点を解決して、貫通電極技術を必要とすること無く、簡潔にしかもコスト的にも安く両面電極パッケージを製造し、供給することを目的としている。これによって、有機基板タイプ両面電極パッケージ、リードフレームタイプ両面電極パッケージ、或いはテープ基板タイプ両面電極パッケージの製造を可能にして、従来の携帯電話への応用以外に各種センサー（音、磁気、圧力、等）用パッケージとしても有効となる。
本発明の両面電極構造の半導体装置の製造方法、及び該方法により製造された半導体装置は、半導体チップを含む回路素子を配置して樹脂封止すると共に、該回路素子に接続される外部接続用電極をおもて面と裏面の両面に配置する。回路素子を有機基板上に配置して、該有機基板に設けた配線パターンと接続する。導電性材料の支持体に電鋳法により内部接続用電極を成長させて、支持体と一体に連結した内部接続用電極を形成し、この支持体により一体に連結した複数の内部接続用電極のそれぞれの一端を、配線パターン上の所定位置に接続する。回路素子を覆う樹脂を充填して樹脂封止した後、支持体を剥がすことにより個々の内部接続用電極に分離して構成し、複数の内部接続用電極のそれぞれの他端をおもて面における外部接続用電極として用い、有機基板内部の導体層を介して、裏面における外部接続用電極を配線パターンに接続する。
また、本発明の両面電極構造の半導体装置の製造方法、及び該方法により製造された半導体装置は、回路素子をリードフレーム上に配置して、該リードフレームのインナーリード部と接続する。導電性材料の支持体に電鋳法により内部接続用電極を成長させて、支持体と一体に連結した内部接続用電極を形成し、この支持体により一体に連結した複数の内部接続用電極のそれぞれの一端を、リードフレームの所定位置に接続する。回路素子を覆う樹脂を充填して樹脂封止した後、支持体を剥がすことにより個々の内部接続用電極に分離して構成し、複数の内部接続用電極のそれぞれの他端をおもて面における外部接続用電極として用い、リードフレームに設けたアウターリード部を、裏面における外部接続用電極として用いる。
また、本発明の両面電極構造の半導体装置の製造方法、及び該方法により製造された半導体装置は、導電性材料の第１の支持体上に電鋳法により成長させた配線パターンを形成し、回路素子を前記配線パターン上に配置して、該回路素子の電極端子と該配線パターンの必要個所とを電気接続する。導電性材料の第２の支持体に電鋳法により成長させて、第２の支持体と一体に連結して複数の内部接続用電極を形成し、配線パターンの所定位置に複数の内部接続用電極の各一端を接続して、該複数の内部接続用電極のそれぞれの他端をおもて面における外部接続用電極として用いる。回路素子を覆う樹脂を充填して樹脂封止した後、第１及び第２の支持体を剥がすことにより個々の内部接続用電極に分離して構成し、裏面における外部接続用電極を、配線パターンに設ける。
また、本発明の両面電極構造の半導体装置の製造方法、及び該方法により製造された半導体装置は、導電性材料の支持体上に電鋳法により成長させて複数の内部接続用電極と共に配線パターンを一体に形成し、回路素子を前記配線パターン上に配置して、該回路素子の電極端子と該配線パターンの必要個所とを電気接続し、かつ、複数の内部接続用電極のそれぞれの他端をおもて面における外部接続用電極として用いる。回路素子を樹脂封止した後、支持体を剥がすことにより個々の内部接続用電極に分離して構成し、裏面における外部接続用電極を、配線パターンに設ける。
本発明によれば、両面電極パッケージの内部接続型構造において、貫通電極技術を必要とすること無く、簡潔にしかもコスト的にも安く実現することが可能となる。これによって、電子機器の携帯電話等の小型実装分野、及び電子機器で3次元接続が有効なセンサー用パッケージとして有効となる。
また、本発明によれば、任意の数だけ基板上部及び下部の任意の箇所に配線を取り出して、基板上面を任意に再配線可能にし、上部接続ＩＣとの接続パターンに融通性を持たせることができる。
さらに、本発明は、ステンレス等の電鋳母型上にメッキしたパターンは熱や圧力で簡単に剥がすことができる性質を利用して、樹脂封止後の上面研削工程を不要にして電鋳母型を除去することができるので、コストの安い両面電極パッケージを実現できる。さらに、ステンレス板の上に内部接続用電極と同時に再配線パターンを作りこめば新たな再配線無しで、簡単に上面の再配線実施済の両面電極パッケージが実現できる。
従来は内部接続電極と配線は別工程で行われて、工数が増えコスト高となっていた。例えば、内部接続電極は樹脂封止後に開口し、その開口部にメッキで金属を充填し、配線工程は上面に顔を出した金属面の上に金属膜を一様にスパッタあるいは蒸着で塗布し、その後リソグラフィ工程で配線をパターンニングするというようなやり方をしていた。このような方法は工程が複雑で、また従来の組立工程とは異なる工程も必要になるなど、コスト高となり易い。これに対して連続的に行うことはこれらの工程を部品として集約することであり、組立工程では従来の工程が一切不要にでき、コストを安くすることができる。また部品形成は部品専門企業が担当し、専用の合理化を図ることができ、総合的に工程が簡潔となり、コストが安くできる。
本発明の両面電極構造の半導体装置の第１の例を示す有機基板タイプの両面電極パッケージの断面図である。 多層有機基板上にＬＳＩチップを接着しかつ接続した状態で示す図である。 内部接続用電極を固定し、接続した状態で示す図である。 板状の支持部により一体に連結されている内部接続用電極構造体の詳細を示す図である。 樹脂封止した状態で示す図である。 支持部を剥離した後の状態で示す図である。 内部接続用電極の上面を露出させた状態の上面図である。 再配線を説明する図である。 図４とは異なる内部接続用電極構造体の別の例を示す図である。 内部接続用電極構造体を固定し、接続した状態で示す図である。 樹脂封止した状態で示す図である。 支持部を剥離した後の状態で示す図である。 外部接続用のバンプ電極を形成した完成図である。 リードフレーム上にＬＳＩチップを接着しかつ接続した状態で示す図である。 内部接続用電極構造体を固定し、接続した状態で示す図である。 樹脂封止した状態で示す図である。 支持部剥離後の状態を示す図である。 リードフレームに代えて用いることのできる配線パターンを有する基板を示す図である。 有機基板上に回路素子を配置した状態で示す図である。 内部接続用電極構造体を接着した状態で示す図である。 樹脂封止した状態で示す図である。 支持部剥離後の状態で示す図である。 最終的に完成した両面電極パッケージを示す断面図である。 基板上に、電子部品が搭載されて接続された状態で示す図である。 樹脂封止した状態で示す図である。 基板（支持部）剥離後の状態を示す図である。 外部接続用のバンプ電極を形成した状態で示す図である。 再配線を説明する図である。 フォトレジストを用いた電鋳部品の製造方法を示す工程図である。 めっき装置を例示する図である。
図１は、本発明の両面電極構造の半導体装置の第１の例を示す有機基板タイプの両面電極パッケージの断面図を示している。なお、図示したように、有機基板タイプの両面電極パッケージの有機基板側を裏面として、その上に配置される回路素子側をおもて面とする。ＬＳＩチップのような半導体チップは、多層有機基板上にダイボンド材により接着して、有機基板の最上層の配線パターンとはボンディングワイヤ（ワイヤボンド接続方式）により接続する。この有機基板の配線パターン上には、本発明の特徴とする電鋳法により作成された内部接続用電極が固定され、かつ電気的に接続される。内部接続用電極の作製及び接続の詳細は、後述する。有機基板の上面は、ＬＳＩチップ及びボンディングワイヤを覆うように樹脂封止される。内部接続用電極の上面側、及び裏面側に形成された端面電極部にそれぞれ、外部接続用のバンプ電極が形成される。
次に、図１に示した両面電極構造の半導体装置（有機基板タイプの両面電極パッケージ）の製造工程を、図２〜図６を参照しつつ順を追って説明する。図２は、多層有機基板上にＬＳＩチップを接着しかつ接続した状態で示す図である。ＬＳＩチップは、多層有機基板上にダイボンド材により接着して、有機基板の最上層の配線パターンとはボンディングワイヤにより接続するものとして例示している。多層または単層有機基板の最上層の配線パターンに、ボンディングワイヤ接続電極となるボンディング用金属パッド部が形成されると共に、該パッド部への配線が形成される。この多層または単層有機基板のおもて面の金属パッド部と、ＬＳＩチップは、Ａｕボンディングワイヤにより接続される。１個のＬＳＩチップを例示したが、複数のチップを積層することも可能である。
或いは、ＬＳＩチップは、有機基板に対してフリップチップボンド接続することもできる（図示省略）。この場合、ＬＳＩチップは、多層または単層有機基板の最上層の配線パターンに、通常の技術を用いて、フリップチップボンド接続される。
多層または単層有機基板は、単層２層配線構造や複数層から成る基板の各層に、それぞれ配線パターンを形成した後これらの基板を貼り合わせ、必要に応じて各層の配線パターンを接続するためのスルーホールを形成したものである。このスルーホールの内部には導体層が形成され、この導体層が裏面側に形成された端面電極部であるランドと接続されている。即ち、スルーホールの導体層は、必ずしもそのままランドにはならない。さらに、このランドには、ハンダ材料を付着させて、外部接続用のバンプ電極を形成することができる。このような多層または単層有機基板は、例えば、「ハンダボール」と呼ばれる小さいハンダ材料を丸めたもの（バンプ）を裏面に実装した（BGA：Ball Grid Array）一括封止有機基板として知られている。
図３は、内部接続用電極を固定し、接続した状態で示す図である。有機基板の配線パターンの所定の位置には、本発明の特徴とする内部接続用電極が固定されかつ電気的に接続される。内部接続用電極を固定及び接続する手法としては、超音波による接合、銀ペースト等の導電性ペーストによる接続等の種々の接続方法が可能であるが、半田接続が望ましい。製造容易に固定及び電気的接続が可能となる。
内部接続用電極が有機基板の配線パターン上の所定の位置に配置した接続電極用金属パッド部（図２参照）に固定された段階では、全ての内部接続用電極が、板状の支持部により一体に連結されている。
図４は、板状の支持部により一体に連結されている内部接続用電極構造体の詳細を示す図であり、図４（Ａ）及び（Ｂ）は１個の両面電極パッケージのための単体パターンの側面断面図及び斜視図をそれぞれ示し、また図４（Ｃ）は４個の両面電極パッケージのための４個の単体パターンを１個に連結したパターンの斜視図を示している。これら単体パターン或いは連結パターンは、複数の内部接続用電極を支持部により一体に連結して構成される。内部接続用電極は、例示したような円柱形状に限らず、矩形、多角形状等を含む柱状（棒状）形状であれば良い。パターン中央部は、例示したようにベタ板にすることに限らず、中抜きでも可能である。一体連結の内部接続用電極パターンの製造は電鋳法によって行われる。
電鋳法自体は、周知の加工法である。電鋳法とは「電気めっき法による金属製品の製造・補修又は複製法」であって、基本的には電気めっきと同様であるが、めっき厚、めっき皮膜の分離操作を行う点が、電気めっきとは異なる。また、母型よりめっき皮膜を剥離して使用する場合、めっき皮膜の物性の制御・管理が重要ポイントとなる。本発明で用いる電鋳法により成長させる導電性材料のめっき金属としては、ニッケルまたは銅とか、ニッケル合金、或いは銅合金を含む材料を用いることができる。本発明で用いる母型材質としては、電鋳リードフレームに一般的な導電性材料であるステンレスを用いることができるが、それ以外に、樹脂封止のために用いる樹脂材料と熱膨張係数が大きく異ならない材質、例えばベースに銅材料を用いて表面はめっきパターンが剥離し易いようにめっき用の電気を通す程度の薄い酸化膜等の材料で覆ったものを用いることができる。内部応力の生じないようなめっき浴の組成やめっき条件を選定する必要があり、ニッケルめっきの場合、めっき浴として、スルファミン酸ニッケル浴が利用されている。
図２９は、フォトレジストを用いた電鋳部品の製造方法を示す工程図である。図２９（ａ）に示すように、ステンレス等の母型の上面に、フォトレジスト（不導体被膜）を塗布する。次いで、パターンフィルムを通して露光するパターン焼き付け及びその後の現像により、非めっき部分をフォトレジストパターンで覆った電鋳用原版を形成する（図２９（ｂ））。電鋳用原版のフォトレジストパターンの厚さは、製品（内部接続用電極、或いは図９に示す配線パターン）の厚さ以上であり、内部接続用電極の場合は、樹脂封止された半導体単体チップあるいは複数チップの積層のトータル厚さ以上、例えば100μｍ〜300μ前後の厚さとする。続いて、フォトレジストパターンの開口部にめっき金属が形成される（図２９（ｃ））。これは、図３０に示すようなめっき装置を用いて行う。適性温度に維持されためっき浴（例えば、スルファミン酸ニッケル液）中に、陽極側に電鋳させようとする電鋳金属を入れ、陰極側にステンレス等の電鋳母型を配置する。陰極側の電鋳母型の表面上には、図２９（ｃ）に示すように、フォトレジストパターンが予め形成されている。電流を流すと、陽極側の電鋳金属が溶け出して、電鋳母型上のフォトレジストパターン開口部にめっきされる。
次に、図２９（ｄ）に示すように、平坦化加工が行われる。このめっき金属が内部接続用電極に相当するが（図４参照）、さらに、上記工程（図２９（ａ）〜（ｄ））を２回繰り返すことにより、配線パターン（図９参照）も形成することができる。即ち、最初の工程で、配線パターンを形成した後、２回目の工程で、配線パターンに接続される内部接続用電極を形成する。
次に、レジストを除去すると（図２９（ｅ））、レジスト部分以外がそのまま内部接続用電極や配線パターンとなる。そして、めっき金属により形成された内部接続用電極を電鋳母型から剥離する（図２９（ｆ））。本発明は、後述するように、この剥離工程を、樹脂封止工程後に行う（図６参照）。形成された内部接続用電極と支持部の剥がしが、熱や圧力で容易に行うことができるのが、電鋳法の特徴である。
図５は、樹脂封止した状態で示す図である。一体に連結されている内部接続用電極が固定された後、この状態で、有機基板の上面は、支持部（上述した電鋳母型）の下面までトランスファーモールドされ、或いは液状樹脂（材質は、例えばエポキシ系）を用いて樹脂封止される。
図６は、支持部（電鋳母型）を剥離した後の状態で示す図である。支持部を剥離することにより、内部接続用電極が電気的に個々に分離される。内部接続用電極の上面を露出させた状態の上面図を、図７に示している。この段階の構成により、完成製品として使用可能であるが、この後、図１を参照して前述したように、内部接続用電極の上面側、及び裏面側に形成された端面電極部（ランド）にそれぞれ、外部接続用のバンプ電極を形成することができる。
このように、支持体である導電性材料（電鋳母型）にリソグラフィーとメッキを用いて柱状の電極ポスト（内部接続用電極）を成長させ、支持体と一体になった電極ポストパターンを有する内部接続用電極構造体を形成し、そして、この構造体を、ＬＳＩチップが搭載された多層基板に接続した後、支持体と多層基板の間に樹脂を充填し、然る後に該支持体を剥がすことにより内部接続用電極の端面がバンプ電極に接続された両面電極構造の半導体装置が形成される。
図８は、再配線を説明する図である。図６に示す支持部剥離工程後に、樹脂封止上面には再配線を行うこともできる。内部接続用電極の配置から、例えばエリア配置に持っていくためにインクジェット方式あるいはスクリーン印刷で再配置をする。或いは、上面の再配線のために、シード層パターン形成後に無電解メッキすることによっても行うことができる。また、再配線として銅金属粒子を用いた場合、銅金属粒子の酸化膜を除去するために原子状水素で還元処理を施すことができる。これら手法によって、内部接続用電極の頭部露出位置と異なったところにバンプ電極を配置することが可能となる。
図９〜図１３は、図８とは異なる再配線方法を説明する図である。図９は、図４とは異なる内部接続用電極構造体の別の例を示す図であり、（Ａ）及び（Ｂ）はそれぞれ単体パターンの側面断面図及び斜視図を示している。図２９を参照して上述したように、電鋳法により、支持部に支持される内部接続用電極だけでなく、それに接続される配線パターンを形成することができる。このような方法によって、図９に示す内部接続用電極構造体には、上面配線パターン造り込みがなされている。なお、単体パターンとして例示したが、図４と同様に複数個連結した連結パターンとすることもできる。
多層有機基板上にＬＳＩチップを接着しかつ接続した（図２参照）後に、支持部に支持された内部接続用電極構造体が固定され、かつ電気的に接続されることになるが、このとき、内部接続用電極構造体として、図９に示すような内部接続用電極と共に、配線パターンを有するものを用いる。
図１０は、内部接続用電極構造体を固定し、接続した状態で示す図である。図３を参照して前述したように、有機基板の配線パターンの所定の位置には、板状の支持部により一体に連結された内部接続用電極が固定されかつ電気的に接続される。
図１１は、樹脂封止した状態で示す図である。図５を参照して前述した通りである。その後、図１２に示すように、支持部が剥離される。図１２は、支持部を剥離した後の状態で示す図である。支持部を剥離することにより、内部接続用電極及びそれに接続された配線パターンが電気的に個々に分離される。この結果、配線パターンは、樹脂封止のおもて面内に該充填樹脂面とフラットになるように埋め込まれることになる。この後、必要に応じて配線部を絶縁処理して図１３に示すように、配線パターンの先端側、及び裏面側に形成されたランドにそれぞれ、外部接続用のバンプ電極を形成して、さらに、チップ個片化のための切断を行って、製品として完成させる。
次に、図１４〜図１７を参照して、本発明の両面電極構造の半導体装置の第２の例を示すリードフレームタイプの両面電極パッケージについて説明する。図１４は、リードフレーム上にＬＳＩチップを接着しかつ接続した状態で示す図である。なお、図示したように、リードフレームタイプの両面電極パッケージのリードフレーム側を裏面として、その上に配置される回路素子側をおもて面とする。図示したように、ＬＳＩチップは、リードフレームのダイパッド上にＡｇペースト等によるダイボンド材により接着されている（チップダイボンド）。１個のＬＳＩチップを例示したが、複数のチップを積層することも可能である。リードフレームのインナーリード部と、ＬＳＩチップは、Ａｕボンディングワイヤにより接続される（ワイヤボンド）。このリードフレームを周囲の回路と電気的に接続するためのアウターリード部は、その先端断面が、例示したようなリードフレーム裏面だけでなく、側面にも露出させることができる。リードフレームは、例えば、ＰｄメッキしたＣｕ合金のような金属板から、化学腐食パターニング（エッチング）加工やプレス加工により、多数個同時に形成され、その後の工程で、この多数個同時に形成されたリードフレームが、各個片に切断されることになる。図示のリードフレームは各個片に切断された状態で示され、それ故に、リードフレーム自体も個々に分離されて図示されているが、この製造段階にあるリードフレームは、実際には未だ一体に連結されている。
また、このようなリードフレームに代えて、図９を参照して説明したように、支持部となる基板上に、電鋳法により作成された配線パターンを形成したものを用いることができる。図１８は、リードフレームに代えて用いることのできる配線パターンを有する基板（支持部）を示している。回路素子を配線パターン上に配置して、該回路素子の電極端子と該配線パターンの必要個所とを電気接続する。図示の基板は、後の樹脂封止工程後に、剥離して除去する。
図１５は、内部接続用電極構造体を固定し、接続した状態で示す図である。内部接続用電極構造体は、図４を参照して前述したような構造及び材質のものを用いるものとして図示したが、これに代えて、図９に示したような配線パターン付きのものを用いることもできる。図１４に示すリードフレーム（或いは図１８に示す基板）の所定の位置には、本発明の特徴とする内部接続用電極が固定され、かつ電気的に接続される。内部接続用電極構造体を固定及び接続する手法としては、上述した第１の例と同じく、超音波による接合、銀ペースト等の導電性ペーストによる接続等の種々の接続方法が可能であるが、半田接続が望ましい。製造容易に固定及び電気的接続が可能となる。内部接続用電極がリードフレームの所定の位置に固定された段階では、全ての内部接続用電極が、支持部により一体に連結されている。
図１６は、樹脂封止した状態で示す図である。一体に連結されている内部接続用電極が接着された後、この状態で、有機基板の上面は、支持部下面までトランスファーモールドされ、或いは液状樹脂を用いて樹脂封止される。
図１７は、支持部剥離後の状態を示す図である。支持部を剥離することにより、内部接続用電極が個々に分離される。この後、チップ個片化のための切断が行われて、製品として完成するが、さらに、上述した例と同じ手法を用いて、この樹脂封止上面に再配線を行うこともできる。
次に、図１９〜図２３を参照して、本発明の両面電極構造の半導体装置の第３の例を示すモジュールタイプの両面電極パッケージについて説明する。まず、図１９に示すように、多層または単層有機基板上の所定位置に、半導体チップ（ＩＣチップ）、抵抗Ｒ、及びコンデンサＣのような回路素子を配置して、接続する。各回路素子は、多層または単層有機基板の最上層の配線パターン上に、通常の技術を用いて、フリップチップボンド接続される。
図２０は、内部接続用電極構造体を接着した状態で示す図である。内部接続用電極が有機基板上の所定の位置に接着された段階では、全ての内部接続用電極が、支持部により一体に連結されている。この内部接続用電極は、図２を参照して説明したような接続電極用金属パッド部上に電気的に接続される。一体連結の内部接続用電極は、図４或いは図９を参照して前述したような材質及び構成のものを用いることができる。
図２１は、樹脂封止した状態で示す図である。一体に連結されている内部接続用電極が接着された後、各回路素子を覆うように支持部下面までトランスファーモールドされ、或いは液状樹脂を用いて樹脂封止される。
図２２は、支持部剥離後の状態で示す図である。支持部を剥離することにより、内部接続用電極が電気的に個々に分離される。さらに、上述した例と同じ手法を用いて、この樹脂封止上面に再配線を行うこともできる。
図２３は、最終的に完成した両面電極パッケージを示す断面図である。内部接続用電極の上面側に、また、裏面側に形成されたランドにそれぞれ、外部接続用のバンプ電極を形成して、さらに、チップ個片化のための切断を行って、製品として完成させる。
次に、図２４〜図２８を参照して、本発明の両面電極構造の半導体装置の第４の例を示す両面電極パッケージについて説明する。図２４は、基板上に、電子部品が搭載されて接続された状態で示す図である。ここで用いる基板は、図９を参照して説明したような構造及び材質を有し、支持部となる基板上に、電鋳法により２回の工程を繰り返して配線パターン及び内部接続用電極が形成されている。この配線パターン上に回路素子を配置して、該回路素子の電極端子と該配線パターンの必要個所とを電気接続する。即ち、配線パターンを有する基板上に、ＬＳＩチップを含む電子部品を、ダイボンド材により接着して、配線パターンとはボンディングワイヤ（ワイヤボンド接続方式）により接続する。或いは、フリップチップ方式で搭載することもできる。
図２５は、樹脂封止した状態で示す図である。基板の上面は、トランスファーモールドされ、或いは液状樹脂を用いて樹脂封止される。樹脂封止には、金型を用いて、内部接続用電極上面位置まで充填する。このとき、金型内上面に耐熱性の合成樹脂製テープを配置し、樹脂充填後に、このテープを剥がすことにより、金型と内部接続用電極上面との間に絶縁体である樹脂が入り込んで、内部接続用電極上面に樹脂が被ることを防ぐことができる。
図２６は、基板（支持部）剥離後の状態を示す図である。完成品には不要の基板（支持部）を剥離する。
図２７は、外部接続用のバンプ電極を形成した状態で示す図である。バンプ電極は、おもて面においては内部接続用電極の上面に、かつ、裏面においては配線パターンの所定の位置に形成される。その後、チップ個片化のための切断が行われて、製品として完成する。
図２８は、再配線を説明する図である。図２６に示す支持部剥離工程後に、樹脂封止上面には再配線を行うこともできる。図８を参照して上述した手法を用いて、内部接続用電極の頭部露出位置と異なったところに外部接続用のバンプ電極を配置することが可能となる。

Claims (15)

  1. 半導体チップを含む回路素子を配置して樹脂封止すると共に、該回路素子に接続される外部接続用電極をおもて面と裏面の両面に配置した両面電極構造の半導体装置の製造方法において、
    前記回路素子を有機基板上に配置して、該有機基板に設けた配線パターンと接続し、
    導電性材料の支持体に電鋳法により内部接続用電極を成長させて、支持体と一体に連結した内部接続用電極を形成し、
    支持体により一体に連結した複数の内部接続用電極のそれぞれの一端を、前記配線パターン上の所定位置に接続し、
    回路素子を覆う樹脂を充填して樹脂封止した後、支持体を剥がすことにより個々の内部接続用電極に分離して構成し、
    前記複数の内部接続用電極のそれぞれの他端をおもて面における前記外部接続用電極として用い、
    前記有機基板内部の導体層を介して、裏面における前記外部接続用電極を前記配線パターンに接続した、
    ことから成る両面電極構造の半導体装置の製造方法。
  2. 前記樹脂封止の上面に再配線をし、内部接続用電極の配置とは異なる位置に外部接続用電極を配置した請求項１に記載の両面電極構造の半導体装置の製造方法。
  3. 前記再配線は、インクジェット方式あるいはスクリーン印刷で行うか、若しくは、シード層パターン形成後に無電解メッキすることによって行う請求項２に記載の両面電極構造の半導体装置の製造方法。
  4. 前記再配線として銅金属粒子を用い、かつ銅金属粒子の酸化膜を除去するために原子状水素で還元処理を施す請求項３に記載の両面電極構造の半導体装置の製造方法。
  5. 前記再配線は、前記内部接続用電極と共に配線パターンを、導電性材料の支持体に電鋳法により成長させることにより行う請求項２に記載の両面電極構造の半導体装置の製造方法。
  6. 半導体チップを含む回路素子を配置して樹脂封止すると共に、該回路素子に接続される外部接続用電極をおもて面と裏面の両面に配置した両面電極構造の半導体装置の製造方法において、
    前記回路素子をリードフレーム上に配置して、該リードフレームのインナーリード部と接続し、
    導電性材料の支持体に電鋳法により内部接続用電極を成長させて、支持体と一体に連結した内部接続用電極を形成し、
    支持体により一体に連結した複数の内部接続用電極のそれぞれの一端を、前記リードフレームの所定位置に接続し、
    回路素子を覆う樹脂を充填して樹脂封止した後、支持体を剥がすことにより個々の内部接続用電極に分離して構成し、
    前記複数の内部接続用電極のそれぞれの他端をおもて面における前記外部接続用電極として用い、
    前記リードフレームに設けたアウターリード部を、裏面における前記外部接続用電極として用いる、
    ことから成る両面電極構造の半導体装置の製造方法。
  7. 前記樹脂封止の上面に再配線をし、内部接続用電極の配置とは異なる位置に外部接続用電極を配置した請求項６に記載の両面電極構造の半導体装置の製造方法。
  8. 前記再配線は、インクジェット方式あるいはスクリーン印刷で行うか、若しくは、シード層パターン形成後に無電解メッキすることによって行う請求項７に記載の両面電極構造の半導体装置の製造方法。
  9. 前記再配線として銅金属粒子を用い、かつ銅金属粒子の酸化膜を除去するために原子状水素で還元処理を施す請求項８に記載の両面電極構造の半導体装置の製造方法。
  10. 前記再配線は、前記内部接続用電極と共に配線パターンを、導電性材料の支持体に電鋳法により成長させることにより行う請求項７に記載の両面電極構造の半導体装置の製造方法。
  11. 半導体チップを含む回路素子を配置して樹脂封止すると共に、該回路素子に接続される外部接続用電極をおもて面と裏面の両面に配置した両面電極構造の半導体装置の製造方法において、
    導電性材料の第１の支持体上に電鋳法により成長させた配線パターンを形成し、
    前記回路素子を前記配線パターン上に配置して、該回路素子の電極端子と該配線パターンの必要個所とを電気接続し、
    導電性材料の第２の支持体に電鋳法により成長させて、第２の支持体と一体に連結して複数の内部接続用電極を形成し、
    前記配線パターンの所定位置に前記複数の内部接続用電極の各一端を接続して、該複数の内部接続用電極のそれぞれの他端をおもて面における前記外部接続用電極として用い、
    回路素子を覆う樹脂を充填して樹脂封止した後、第１及び第２の支持体を剥がすことにより個々の内部接続用電極に分離して構成し、
    裏面における前記外部接続用電極を、前記配線パターンに設けた、
    ことから成る両面電極構造の半導体装置の製造方法。
  12. 前記樹脂封止の上面に再配線をし、内部接続用電極の配置とは異なる位置に外部接続用電極を配置した請求項１１に記載の両面電極構造の半導体装置の製造方法。
  13. 前記再配線は、インクジェット方式あるいはスクリーン印刷で行うか、若しくは、シード層パターン形成後に無電解メッキすることによって行う請求項１２に記載の両面電極構造の半導体装置の製造方法。
  14. 前記再配線として銅金属粒子を用い、かつ銅金属粒子の酸化膜を除去するために原子状水素で還元処理を施す請求項１３に記載の両面電極構造の半導体装置の製造方法。
  15. 前記再配線は、前記内部接続用電極と共に配線パターンを、導電性材料の第２の支持体に電鋳法により成長させることにより行う請求項１２に記載の両面電極構造の半導体装置の製造方法。
JP2008529403A 2006-11-28 2007-11-15 両面電極構造の半導体装置の製造方法 Active JP4274290B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006320058 2006-11-28
JP2006320058 2006-11-28
PCT/JP2007/072157 WO2008065896A1 (fr) 2006-11-28 2007-11-15 Procédé de fabrication d'un dispositif semi-conducteur ayant une structure d'électrode à double face et dispositif semi-conducteur fabriqué par le procédé

Publications (2)

Publication Number Publication Date
JP4274290B2 true JP4274290B2 (ja) 2009-06-03
JPWO2008065896A1 JPWO2008065896A1 (ja) 2010-03-04

Family

ID=39467689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008529403A Active JP4274290B2 (ja) 2006-11-28 2007-11-15 両面電極構造の半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8017452B2 (ja)
JP (1) JP4274290B2 (ja)
WO (1) WO2008065896A1 (ja)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP5654109B2 (ja) * 2007-09-18 2015-01-14 オリンパス株式会社 積層実装構造体の製造方法
JP5690466B2 (ja) * 2008-01-31 2015-03-25 インヴェンサス・コーポレイション 半導体チップパッケージの製造方法
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP5429890B2 (ja) * 2008-12-10 2014-02-26 国立大学法人九州工業大学 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP4972633B2 (ja) * 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
JP2012064600A (ja) * 2008-12-12 2012-03-29 Murata Mfg Co Ltd 多層基板およびその製造方法
JP5378781B2 (ja) * 2008-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2010171216A (ja) * 2009-01-23 2010-08-05 Kyushu Institute Of Technology Ｍｅｍｓデバイスパッケージ装置及びその製造方法
US7986048B2 (en) * 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
JP5512992B2 (ja) * 2009-03-27 2014-06-04 国立大学法人 鹿児島大学 ヒートシンク一体化パッケージ及びその製造方法
JP2010272744A (ja) * 2009-05-22 2010-12-02 Kyushu Institute Of Technology Ｌｅｄモジュール装置及びその製造方法
KR101620347B1 (ko) * 2009-10-14 2016-05-13 삼성전자주식회사 패시브 소자들이 실장된 반도체 패키지
US8421210B2 (en) 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US8482115B2 (en) 2010-05-27 2013-07-09 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) * 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9142502B2 (en) 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
JP5768889B2 (ja) * 2011-09-07 2015-08-26 株式会社村田製作所 モジュールの製造方法およびモジュール
CN103797577B (zh) 2011-09-07 2017-06-09 株式会社村田制作所 模块制造方法及端子集合体
JP5708814B2 (ja) * 2011-09-07 2015-04-30 株式会社村田製作所 モジュールの製造方法
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
CN103258886A (zh) * 2012-02-20 2013-08-21 稳懋半导体股份有限公司 太阳能电池软板模块结构及其制造方法
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
CN102832139B (zh) * 2012-08-10 2015-05-06 华为技术有限公司 四侧无引脚扁平封装体的封装方法及封装体
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9123708B2 (en) * 2013-03-01 2015-09-01 Infineon Technologies Austria Ag Semiconductor chip package
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9258467B2 (en) * 2013-11-19 2016-02-09 Stmicroelectronics Pte Ltd. Camera module
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9722160B2 (en) * 2014-10-31 2017-08-01 Nichia Corporation Light emitting device and adaptive driving beam headlamp system
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US20190206833A1 (en) * 2015-12-23 2019-07-04 Intel IP Corporation Eplb/ewlb based pop for hbm or customized package stack
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102013884B1 (ko) * 2017-12-20 2019-08-23 전자부품연구원 반도체 패키지 및 그 제조방법
US10943894B2 (en) * 2018-10-05 2021-03-09 Asahi Kasei Microdevices Corporation Optical device having lens block having recessed portion covering photoelectric conversion block

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US7034386B2 (en) * 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JPWO2003085739A1 (ja) * 2002-04-05 2005-08-18 株式会社村田製作所 回路モジュールおよびその製造方法
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP3938921B2 (ja) * 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
JP2005317901A (ja) * 2004-03-31 2005-11-10 Alps Electric Co Ltd 回路部品モジュールおよびその製造方法
JP4541753B2 (ja) * 2004-05-10 2010-09-08 新光電気工業株式会社 電子部品実装構造の製造方法
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
US7851358B2 (en) * 2005-05-05 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low temperature method for minimizing copper hillock defects
JP5009576B2 (ja) * 2006-09-19 2012-08-22 新光電気工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20090050994A1 (en) 2009-02-26
JPWO2008065896A1 (ja) 2010-03-04
WO2008065896A1 (fr) 2008-06-05
US8017452B2 (en) 2011-09-13

Similar Documents

Publication Publication Date Title
JP4274290B2 (ja) 両面電極構造の半導体装置の製造方法
KR101150322B1 (ko) 반도체 칩 패키지 및 그 제조 방법
JP3960479B1 (ja) 両面電極構造の半導体装置の製造方法
JP5605222B2 (ja) ３次元実装半導体装置及びその製造方法
US8399980B2 (en) Electronic component used for wiring and method for manufacturing the same
JP5820911B2 (ja) チップサイズ両面接続パッケージ
JP5237242B2 (ja) 配線回路構造体およびそれを用いた半導体装置の製造方法
TW201041103A (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
TWI509760B (zh) 用於半導體裝置之製造方法
JP2009070882A (ja) 半導体チップパッケージ及びその製造方法
JP2009021267A (ja) 外部接続用電極を配置した半導体装置及びその製造方法
KR20120034529A (ko) 리드 프레임 및 이의 제조 방법
JP5491722B2 (ja) 半導体装置パッケージ構造及びその製造方法
JP2009283738A (ja) 配線用電子部品及びその製造方法
JP2009059771A (ja) ウエハレベルチップサイズパッケージ及びその製造方法
JP2010123821A (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP2009267224A (ja) 積層型半導体装置及びその製造方法
JP2014143448A (ja) 配線用電子部品及びその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090217

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090223

R150 Certificate of patent or registration of utility model

Ref document number: 4274290

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130313

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140313

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250