KR102013884B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일실시예는, 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 감싸는 몰딩층, 상기 몰딩층의 일면에 형성되어 전기신호를 전달하는 배선층, 상기 몰딩층의 일면에서 상기 몰딩층의 타면으로 전기신호를 전달하는 적어도 하나 이상의 연결소자를 포함하는 반도체 패키지 및 그 제조방법을 제공한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 이동통신 기술의 발전에 따라, 밀리미터파 대역의 신호를 처리할 수 있는 회로에 대한 수요가 증가하고 있으며, 밀리미터파 대역의 신호를 송수신하기 위하여 필요한 안테나, 필터 등의 각종 RF 송수신 부품을 하나의 칩(chip) 또는 패키지(package)에 집적하려는 시도가 있다. 그러나, 안테나, 필터 등의 부품은 다른 소자에 비하여 차지하는 면적이 크고 이에 따라 패키지의 크기가 증가하는 문제가 있어서, 고주파수 대역에 적합한 소형화 및 집적화 가능한 패키지 구조에 대한 수요가 있다.
KR 10-1043471 B1
본 발명의 일실시예에 따른 목적은, 반도체 패키지의 상하방향으로 전기신호를 전달할 수 있는 독립한 소자인 연결소자를 포함하는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
또한, 본 발명의 일실시예에 따른 목적은, 가운데에 신호라인이 형성되고, 신호라인을 둘러싸는 바디가 형성되고, 바디의 측면을 둘러싸는 쉴드층(shield layer)이 형성되어, 신호라인과 쉴드층이 동축(coaxial) 케이블과 같은 구조를 갖는 연결소자를 제공하기 위한 것이다.
또한, 본 발명의 일실시예에 따른 목적은, 연결소자와 반도체 칩을 덮는 전도층을 형성하는 단계에서, 전도층이 연결소자의 바디 측면을 덮어서 연결소자를 동축구조로 형성하는 반도체 패키지 제조방법을 제공하기 위한 것이다.
또한, 본 발명의 일실시예에 따르면, 연결소자와 반도체 칩을 덮는 전도층의 상면의 적어도 일부를 평평하게 형성함으로써, 반도체 패키지 후면에 전송선로로 구성되는 안테나 또는 필터 등의 전기소자가 형성될 공간을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 반도체 패키지는, 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 감싸는 몰딩층, 상기 몰딩층의 일면에 형성되어 전기신호를 전달하는 배선층, 및 상기 몰딩층의 일면에서 상기 몰딩층의 타면으로 전기신호를 전달하는 적어도 하나 이상의 연결소자를 포함할 수 있다.
또한, 상기 연결소자는 상기 몰딩층의 일면에서 타면 방향으로 형성되는 적어도 하나 이상의 신호라인, 및 상기 신호라인을 감싸 절연하는 바디를 포함할 수 있다.
또한, 상기 연결소자는 상기 바디를 감싸도록 형성되는 전도성 재질의 쉴드층을 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지는, 상기 몰딩층의 타면에 형성되고, 상기 연결소자에 전기적으로 연결되는 전기소자를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지는, 상기 적어도 하나 이상의 반도체 칩 및 상기 적어도 하나 이상의 연결소자를 수용하는 복수의 수용부가 형성되고, 금속 재질로 형성되는 베이스 시트를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지는, 상기 반도체 칩 및 상기 연결소자의 적어도 일부를 덮도록 형성되며, 전기전도성을 갖는 전도층을 더 포함할 수 있다.
또한, 상기 전도층은 상기 몰딩층의 타면과 상기 전도층의 상면 사이의 거리가 균일하도록, 상기 전도층의 상면의 적어도 일부가 평평하게 형성될 수 있다.
또한, 상기 배선층은 상기 반도체 칩과 상기 연결소자를 연결하는 적어도 하나 이상의 제1 전극패턴을 포함할 수 있다.
또한, 상기 배선층은 상기 쉴드층과 전기적으로 연결되는 적어도 하나 이상의 제3 전극패턴을 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 캐리어 시트에 적어도 하나 이상의 반도체 칩 및 적어도 하나 이상의 연결소자를 배치하는 배치단계, 상기 반도체 칩 및 연결소자를 덮어 보호하는 몰딩층을 형성하는 몰딩 단계, 상기 캐리어 시트를 제거하고, 상기 몰딩층의 일면에 전기신호를 전달하는 배선층을 형성하는 배선층 형성단계, 및 상기 몰딩층의 타면에 상기 연결소자와 전기적으로 연결되는 전기소자를 형성하는 후면소자 형성단계를 포함하며, 상기 연결소자는 상기 몰딩층의 일면에서 타면 방향으로 형성되는 적어도 하나 이상의 신호라인, 및 상기 신호라인을 감싸 절연하는 바디를 포함할 수 있다.
또한, 상기 배치단계는 상기 반도체 칩 및 상기 연결소자를 수용하는 복수의 수용부를 포함하고, 금속 재질로 형성되는 베이스 시트를 배치하는 단계, 및 상기 수용부 내부에 상기 반도체 칩 및 상기 연결소자를 배치하는 단계를 포함할 수 있다.
또한, 상기 배치단계 이후에, 상기 반도체 칩 및 연결소자의 적어도 일부를 덮도록 전기전도성을 갖는 재질의 전도층을 형성하는 전도층 형성단계, 및 상기 몰딩 단계 이후에, 상기 몰딩층의 타면의 일부와 상기 연결소자를 덮는 전도층의 일부를 제거하여 상기 연결소자의 신호라인을 노출시키는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 반도체 패키지의 상하방향으로 전기신호를 전달할 수 있는 독립한 소자인 연결소자를 몰딩층 내에 포함함으로써, 반도체 패키지 후면 공간에 안테나 등의 전기소자를 집적할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자의 가운데에 신호라인이 형성되고, 신호라인을 둘러싸는 바디가 형성되고, 바디의 측면을 둘러싸는 쉴드층(shield layer)이 형성되어, 신호라인과 쉴드층이 동축(coaxial) 케이블과 같은 구조를 갖게 되어, 고주파수 대역의 전기신호를 안정적으로 전달할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자와 반도체 칩을 덮는 전도층을 형성하는 단계에서, 전도층이 연결소자의 바디 측면을 덮게 되므로, 전도층이 쉴드층의 역할을 하게 되며, 연결소자 자체에 쉴드층을 형성하지 않아도 동축 케이블과 같은 구조를 제조할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자와 반도체 칩을 덮는 전도층의 상면을 평평하게 형성함으로써, 반도체 패키지 후면에 형성되는 전송선로로 구성되는 안테나 또는 필터 등의 설계를 용이하게 할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 연결소자에 쉴드층이 부가된 반도체 패키지의 단면도이다.
도 3은 본 발명의 일실시예에 따른 연결소자들을 나타낸 사시도이다.
도 4는 본 발명의 일실시예에 따른 전도층이 부가된 반도체 패키지의 단면도이다.
도 5는 본 발명의 일실시예에 따른 전도층의 상면이 균일한 반도체 패키지의 단면도이다.
도 6은 본 발명의 일실시예에 따른 연결소자 제조과정을 나타내는 도면이다.
도 7 내지 도 11은 본 발명의 일실시예에 따른 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
도 12 내지 도 17은 본 발명의 일실시예에 따른 전도층이 부가된 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
도 18 내지 도 21은 본 발명의 일실시예에 따른 전도층의 상면이 균일한 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는, 적어도 하나 이상의 반도체 칩(10), 반도체 칩(10)을 감싸는 몰딩층(30), 몰딩층(30)의 일면에 형성되어 전기신호를 전달하는 배선층(40), 몰딩층(30)의 일면에서 상기 몰딩층(30)의 타면으로 전기신호를 전달하는 적어도 하나 이상의 연결소자(20)를 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 반도체 패키지는, 몰딩층(30)의 타면에 형성되고, 연결소자(20)에 전기적으로 연결되는 전기소자(80)를 더 포함할 수 있다.
반도체 칩(10)은 3GHz 이상, 바람직하게는 30GHz 이상의 고주파수 대역의 신호를 처리할 수 있는 집적회로(IC)일 수 있다. 반도체 칩(10)은 일면에 입출력단자(11)가 형성되고, 타면에는 입출력단자(11)가 없거나 접지용 단자가 형성될 수 있다. 입출력단자(11)가 형성된 반도체 칩(10)의 일면을 활성면(active-face)으로 지칭할 수 있다. 반도체 칩(10)은 활성면이 향하는 방향에 따라 face-down 또는 face-up 방식으로 배치될 수 있다.
몰딩층(30)은 반도체 칩(10)의 상면과 측면을 덮어 보호하면서, 반도체 패키지를 지지하는 토대가 된다. 몰딩층(30)은 EMC(Electrical Molding Compound) 등의 알려진 재료로 형성될 수 있으며, 몰딩 공정 또는 organic lamination 공정을 이용하여 형성될 수 있다. 몰딩층(30)의 일면(반도체 칩(10)의 활성화면이 향하는 방향)에는 배선층(40)이 형성될 수 있으며, 몰딩층(30)의 타면에는 전기소자(80)(Electro-element)가 형성될 수 있다. 전기소자(80)는 안테나(antena) 또는 필터(filter) 등일 수 있으며, 저항(resistor)등의 수동소자일 수 있다.
배선층(40)은 몰딩층(30)의 일면에 형성되며, 전극패턴(41), 절연층(42), 솔더(43)를 포함할 수 있다. 전극패턴(41)은 반도체 칩(10)의 입출력단자(11)와 외부 회로 또는 연결소자(20)와 전기적으로 연결되어, 반도체 칩(10)의 전기신호를 전달한다. 절연층(42)은 전기절연성을 갖는 재질로 형성되고, 전극패턴(41)을 덮어 보호하도록 형성된다. 구체적으로, 배선층(40)은 반도체 칩(10)과 연결소자(20)를 연결하는 적어도 하나 이상의 제1 전극패턴(41a)을 포함할 수 있고, 반도체 칩(10)과 외부 회로를 연결하는 적어도 하나 이상의 제2 전극패턴(41b)을 포함할 수 있다. 배선층(40)은 전극패턴(41)에 연결되어 외부 회로와 전기적 물리적 연결을 제공하는 솔더(43)(solder)를 더 포함할 수 있다.
연결소자(20)는 몰딩층(30)의 일면에서 타면 방향으로 형성되는 적어도 하나 이상의 신호라인(21), 및 신호라인(21)을 감싸 절연하는 바디(22)를 포함할 수 있다. 신호라인(21)은 전기전도성을 갖는 재질로 형성될 수 있다. 예를 들어, 신호라인(21)은 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 금속 및 이들을 포함하는 합금(Alloy) 또는 전기전도성을 갖는 탄소나노튜브나 나노와이어 등으로 형성될 수 있다. 바디(22)는 전기절연성을 갖는 물질로 형성되며, 신호라인(21)을 둘러싸도록 형성되어 신호라인(21)과 외부를 절연한다. 예를 들어, 바디(22)는 세라믹(ceramic), 실리콘(Si) 등의 재질로 형성될 수 있다.
연결소자(20)는 신호라인(21)의 일단에 형성된 제1 캡단자(24a), 신호라인(21)의 타단에 형성된 제2 캡단자(24b)를 더 포함할 수 있다. 제1 캡단자(24a) 및 제2 캡단자(24b)는 신호라인(21)과 반도체 패키지의 다른 구성들(예를 들어 전극패턴(41) 또는 전기소자(80))이 연결될 수 있는 공간을 제공할 수 있다. 구체적으로, 제1 캡단자(24a)는 제1 전극패턴(41a)이 연결될 수 있고, 제2 캡단자(24b)는 몰딩층(30) 타면에 형성되는 전기소자(80)가 연결될 수 있다. 전기소자(80)가 제2 캡단자(24b)와 연결되기 위하여 몰딩층(30)의 일부를 제거하여 공간을 형성할 필요가 있다. 연결소자(20)를 덮도록 형성되는 몰딩층(30)의 일부를 제거하여 제2 캡단자(24b)를 노출시킬 때, 레이저 가공 등의 방법을 사용할 수 있으며, 레이저 가공 시 제2 캡단자(24b)가 연결소자(20)의 신호라인(21) 및 바디(22)의 파손을 방지할 수 있다.
연결소자(20)는 반도체 칩(10)과 같이 몰딩층(30)에 의해 덮여 보호된다. 연결소자(20)는 몰딩층(30)의 일면에서 타면 방향으로 전기신호를 전달하도록, 신호라인(21)이 상하 방향으로 위치하도록 배치될 수 있다. 연결소자(20)는 반도체 패키지 내에 복수개 포함될 수 있다. 예를 들어, 몰딩층(30)의 타면에 안테나가 형성될 필요가 있는 경우, 반도체 칩(10)의 입출력단자(11)에서 나오는 신호를 안테나로 전달하기 위하여 필요한 개수의 연결소자(20)가 몰딩층(30) 내부에 포함될 수 있다.
종래, 반도체 패키지의 일면에서 타면으로 전기신호를 전달하기 위하여, 반도체 패키지의 몰딩에 형성되는 TMV(through molding via) 또는 실리콘 기판에 형성되는 TSV(through silicon via)와 같은 구조가 있다. 그러나 TMV 또는 TSV 구조는 제조공정이 복잡하고 비용이 많이 소요되며 전도성 비아(via)를 형성함에 있어서 불량이 발생하면 패키지 전체를 사용할 수 없는 문제가 있다. 또한, TMV의 경우에는 몰딩의 두께에 비례하여 전도성 비아(via)의 넓이가 넓어져야 하므로 공간을 많이 차지하는 문제가 있다.
이에 비하여, 본 발명의 일실시예에 따른 연결소자(20)는 반도체 칩(10)과 같이 별도의 제조공정을 통해 만들어지는 독립한 소자이다. 연결소자(20)는 반도체 패키징 공정 이외에 다른 공정에서 제조되어 별도의 테스트를 거치고 정상품으로 판정된 연결소자(20)만이 반도체 패키징 공정에 사용될 수 있으므로, 종래 TMV 또는 TSV에서 발생할 수 있는 불량 발생을 제거할 수 있다. 또한, 연결소자(20)를 별도로 대량생산함에 따라 개별 단가를 낮출 수 있으므로 TMV 또는 TSV를 필요한 위치마다 형성하는 비용보다 낮은 비용을 소모한다. 특히 몰딩층(30)의 후면에 형성되는 전기소자(80)의 수가 한개 또는 두개 정도로 작을 경우, 두개 또는 세개의 전기신호 전달경로를 위하여 TMV 또는 TSV를 형성하는 공정을 수행하는 것은 상대적으로 높은 비용이 필요하며, 이러한 경우에 본 발명의 일실시예에 따른 연결소자(20)를 이용하여 전기신호 전달경로를 형성하는 것이 경제적이다.
도 2는 본 발명의 일실시예에 따른 연결소자(20)에 쉴드층(23)이 부가된 반도체 패키지의 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 연결소자(20)는, 바디(22)를 감싸도록 형성되는 전도성 재질의 쉴드층(shield layer)(23)을 더 포함할 수 있다. 쉴드층(23)은 구리(Cu), 알루미늄(Al) 등의 전기전도성을 갖는 금속 또는 이들을 포함하는 합금으로 형성될 수 있다. 쉴드층(23)은 신호라인(21)과 평행한 방향으로 바디(22)의 측면을 둘러싸도록 형성되어, 전체적으로 동축케이블(coaxial cable)과 같이 전기신호가 안정적으로 전달되는 전송선로(transmission line)를 구성할 수 있다.
연결소자(20)에 흐르는 전기신호를 안정적으로 전달하기 위하여, 배선층(40)은 연결소자(20)의 쉴드층(23)에 전기적으로 연결되는 제3 전극패턴(41c)을 더 포함할 수 있다. 제3 전극패턴(41c)을 통해 접지와 연결된 쉴드층(23)은 그라운드(GND)로 기능할 수 있으며, 다른 전송선로와의 전자기적 간섭을 차단하는 차폐 기능을 할 수 있다.
고주파수 대역(3GHz 또는 30GHz 이상의 주파수)의 전기신호를 전달하는 전송선로는 고주파수의 특성상 에너지 방사가 크고 다른 전송선로와 상호작용을 일으켜 신호가 안정적으로 전달되기 어려운 점이 있다. 그러나 본 발명의 일실시예에 따른 쉴드층(23)을 갖는 연결소자(20)는 신호라인(21)과 쉴드층(23)이 동축(coaxial) 구조를 가질 수 있고, 쉴드층(23)을 그라운드(GND)로 활용할 수 있으므로, 고주파수 대역의 전기신호를 안정적으로 전달할 수 있는 이점이 있다.
주파수 대역에 따라, 신호라인(21)의 굵기, 길이, 바디(22)를 구성하는 절연성 물질의 유전율, 신호라인(21)과 쉴드층(23) 사이의 거리 등의 요소를 조절함으로써, 사용되는 주파수 대역에 알맞는 연결소자(20)를 설계하여 사용할 수 있다.
도 3은 본 발명의 일실시예에 따른 연결소자(20)들을 나타낸 사시도이다.
도 3의 (a)에 도시된 바와 같이, 본 발명의 일실시예에 따른 연결소자(20)는 전체적으로 사각 기둥 형상을 갖는 바디(22)에, 바디(22)의 상면과 하면을 관통하도록 가운데에 상하방향으로 신호라인(21)이 형성되는 구조일 수 있다. 도면에는 도시하지 않았지만, 신호라인(21)의 일단과 타단에 캡단자(24)가 더 형성될 수 있다.
도 3의 (b)에 도시된 바와 같이, 연결소자(20)는 도 3의 (a)에 도시된 연결소자(20)에 쉴드층(23)이 부가된 구조일 수 있다. 쉴드층(23)은 바디(22)의 측면을 둘러싸도록 형성될 수 있다. 신호라인(21)과 쉴드층(23)은 동축(coaxial) 구조를 이루어, 신호라인(21)을 통해 전달되는 전기신호를 안정적으로 전달할 수 있다.
도 3의 (c)에 도시된 바와 같이, 연결소자(20)는 전체적으로 사각 기둥 형상을 갖는 바디(22)에, 바디(22)의 상면과 하면을 관통하도록 가운데에 상하방향으로 신호라인(21)이 형성되며, 신호라인(21)과 일정간격 이격된 위치에 신호라인(21)과 평행하게 바디(22)의 상면과 하면을 관통하도록 형성되고, 신호라인(21)을 둘러싸도록 배열되는 복수의 쉴드라인(shield line)(25)을 포함할 수 있다. 쉴드라인(25)은 신호라인(21)을 통과하는 전기신호의 파장의 약 1/4 이하의 간격으로 형성되어 차폐 기능과 동축(coaxial) 선로 기능을 제공할 수 있다. 쉴드라인(25)은 제3 전극패턴(41c)이 연결될 수 있고, 제3 전극패턴(41c)을 통해 접지에 연결될 수 있다.
도 3의 (d)에 도시된 바와 같이, 연결소자(20)는 전체적으로 직사각 기둥 형상을 갖는 바디(22)에, 두 개 이상의 신호라인(21)이 형성될 수 있으며, 신호라인(21) 사이에 복수의 쉴드라인(25)이 형성되어, 신호라인(21) 사이의 간섭을 방지하는 구조일 수 있다. 쉴드라인(25)은 도 3의 (c)와 같이 신호라인(21)을 둘러싸도록 배치될 수도 있으며, 쉴드라인(25) 없이 쉴드층(23)이 형성될 수도 있다.
본 발명의 일실시예에 따른 연결소자(20)는 도 3의 (a) 내지 (d)에 도시된 것에 한정되지 않으며, 신호라인(21)을 중심으로 쉴드층(23) 또는 쉴드라인(25)이 동축 구조를 형성하는 모든 구조를 포함한다.
도 4는 본 발명의 일실시예에 따른 전도층(60)이 부가된 반도체 패키지의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는, 반도체 칩(10) 및 상기 연결소자(20)의 적어도 일부를 덮도록 형성되며, 전기전도성을 갖는 전도층(60)을 더 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 반도체 패키지는, 적어도 하나 이상의 반도체 칩(10) 및 적어도 하나 이상의 연결소자(20)를 수용하는 복수의 수용부(51)가 형성되고, 금속 재질로 형성되는 베이스 시트(50) 및 반도체 칩(10) 및 상기 연결소자(20)의 적어도 일부를 덮도록 형성되며, 전기전도성을 갖는 전도층(60)을 더 포함할 수 있다.
전도층(60)은 전기전도성을 갖는 구리(Cu), 알루미늄(Al) 등의 금속 또는 이들을 포함하는 합금으로 형성될 수 있다. 전도층(60)은 반도체 칩(10)의 후면 및 측면을 덮도록 형성되어 반도체 칩(10)에서 발생하는 열을 전달받아 외부로 배출할 수 있다. 전도층(60)은 연결소자(20)의 바디(22) 측면에 영역(62)을 덮도록 형성되어, 상술한 쉴드층(23)과 동일한 역할을 할 수 있다. 전도층(60)은 반도체 칩(10)과 연결소자(20)를 덮도록 형성되어, 외부의 전자기 변화가 반도체 칩(10) 또는 연결소자(20)에 영향을 미치지 않도록 차단하는 차폐층으로 기능할 수 있다.
베이스 시트(50)는 반도체 칩(10)과 연결소자(20)를 수용할 수 있는 복수의 수용부(51)가 형성된다. 베이스 시트(50)에 형성된 수용부(51) 안에 반도체 칩(10)과 연결소자(20)가 수용되고, 베이스 시트(50)와 반도체 칩(10)과 연결소자(20)를 덮는 전도층(60)이 형성될 수 있다. 베이스 시트(50)는 전기전도성을 갖는 구리(Cu), 알루미늄(Al) 등의 금속 또는 이들을 포함하는 합금으로 형성될 수 있다. 베이스 시트(50)는 반도체 칩(10)에서 발생하는 열이 전도층(60)으로 전달되고, 전도층(60)에서 베이스 시트(50)로 열이 전달되어, 베이스 시트(50)에 연결된 제3 전극패턴(41c)을 통해 외부로 열을 방출할 수 있다.
전도층(60) 및 베이스 시트(50)는 전기전도성을 갖는 재질로 형성되므로, 베이스 시트(50) 또는 전도층(60)에 전기적으로 연결되는 제3 전극패턴(41c)을 통해 외부 접지와 연결되어 그라운드(GND)로 기능할 수 있다. 연결소자(20)의 측면에 형성되는 전도층(60)과 몰딩층(30)의 타면 상에 형성되는 전기소자(80) 사이의 전기적 절연을 위하여 몰딩층(30)의 타면에 후면 절연층(31)이 형성되고, 후면 절연층(31) 상에 전기소자(80)가 형성될 수 있다. 전기소자(80)는 필요한 경우 그라운드로 기능하는 전도층(60)과 전기적으로 연결될 수도 있다.
도 5는 본 발명의 일실시예에 따른 전도층(60)의 상면(61)이 균일한 반도체 패키지의 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 전도층(60)은 몰딩층(30)의 타면과 전도층(60)의 상면(61) 사이의 거리가 균일하도록, 전도층(60)의 상면(61)의 적어도 일부가 평평하게 형성될 수 있다. 전도층(60)의 상면(61)과 몰딩층(30)의 타면 사이의 거리(t1)와 후면 절연층(31)의 두께(t2)를 더한 값이 전기소자(80)와 그라운드 사이의 거리(t1 + t2)가 된다. 전도층(60)의 상면(61)이 평평하게 형성되는 영역은, 몰딩층(30)의 타면에 전기소자(80)가 형성되는 영역과 대응할 수 있다. 도 5에 도시된 바와 같이, 반도체 칩(10)이 베이스 시트(50)보다 높이가 높으므로, 반도체 칩(10) 상에 형성된 전도층(60) 상면을 기준으로 베이스 시트(50) 상에 형성된 전도층(60)을 형성함으로써, 전도층(60)의 상면(61)을 평평하게 형성할 수 있다.
고주파수 대역(3GHz 이상 또는 30GHz 이상)의 전기신호를 이용하는 안테나 또는 필터를 설계함에 있어서, 고주파수 대역의 특성상 안테나 또는 필터를 구성하는 전송선로의 선폭, 길이, 전송선로와 그라운드(GND)의 거리, 그라운드와 전송선로 사이의 절연물질의 유전율 등의 요소를 고려해야 한다. 특히 전송선로와 그라운드 사이의 거리를 줄일 수 있다면 전송선로의 선폭을 줄일 수 있고, 기생성분의 영향을 최소화할 수 있는 설계가 가능하다.
한편, 연결소자(20)의 높이는 반도체 칩(10)의 높이보다 높게 형성될 수 있다. 전도층(60)은 반도체 칩(10)의 비활성면을 덮도록 형성되므로, 반도체 칩(10)의 높이보다 전도층(60)의 상면(61) 높이가 높게 형성된다. 따라서 전도층(60) 상에 몰딩층(30)을 더 형성하고 후면 절연층(31)과 전기소자(80)를 형성하기 위해서는 연결소자(20)의 높이가 반도체 칩(10)의 높이보다 높게 형성되는 것이 공정을 단순화하는 측면에서 유리하다.
도 6은 본 발명의 일실시예에 따른 연결소자(20) 제조과정을 나타내는 도면이다.
도 6에 도시된 바와 같이, 먼저 세라믹(ceramic) 또는 실리콘(Si) 등의 전기절연성을 갖는 재질의 기판을 준비한다. 다음으로, 기판에 기판의 상면에서 하면으로 관통하도록 비아홀(via hole)을 형성한다. 비아홀의 크기는 전달하려고 하는 전기신호의 주파수에 따라 결정될 수 있다. 다음으로, 기판에 형성된 복수의 비아홀에 구리(Cu), 알루미늄(Al) 등의 전기전도성을 갖는 재료를 충진하여 신호라인(21)을 형성한다. 전기전도성 재료의 충진은 전기도금, 스퍼터링(sputtering), 화학기상증착(CVD) 등의 알려진 방법을 이용할 수 있다. 다음으로, 기판에 복수의 신호라인(21)이 형성되면, 절단선(D)을 따라 기판을 절단하여 연결소자(20)를 형성한다.
기판에 비아홀을 형성하는 단계에서, 가운데 신호라인(21)이 될 비아홀을 형성하고 둘레에 쉴드라인(25)이 될 복수의 비아홀을 형성하여, 신호라인(21)과 쉴드라인(25)을 동시에 형성할 수 있다. 또한, 신호라인(21)을 형성한 다음 신호라인(21)의 일단과 타단에 캡단자를 더 형성하고, 기판을 절단할 수도 있다.
도 7 내지 도 11은 본 발명의 일실시예에 따른 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 캐리어 시트(70)에 적어도 하나 이상의 반도체 칩(10) 및 적어도 하나 이상의 연결소자(20)를 배치하는 배치단계, 반도체 칩(10) 및 연결소자(20)를 덮어 보호하는 몰딩층(30)을 형성하는 몰딩 단계, 캐리어 시트(70)를 제거하고, 몰딩층(30)의 일면에 전기신호를 전달하는 배선층(40)을 형성하는 배선층(40) 형성단계, 및 몰딩층(30)의 타면에 연결소자(20)와 전기적으로 연결되는 전기소자(80)를 형성하는 후면소자 형성단계를 포함할 수 있다. 이때, 연결소자(20)는 몰딩층(30)의 일면에서 타면 방향으로 형성되는 적어도 하나 이상의 신호라인(21), 및 신호라인(21)을 감싸 절연하는 바디(22)를 포함할 수 있다.
먼저 도 7에 도시된 바와 같이, 캐리어 시트(70)에 반도체 칩(10)과 연결소자(20)를 배치한다. 반도체 칩(10)은 활성면이 아래로 향하도록 페이스 다운 방식으로 배치하고, 연결소자(20)는 신호라인(21)이 상하방향으로 향하도록 배치할 수 있다.
다음으로 도 8에 도시된 바와 같이, 반도체 칩(10)과 연결소자(20)를 덮어 보호하도록 몰딩층(30)을 형성한다. 몰딩층(30)은 EMC(Electrical Molding Compound) 등의 알려진 재료로 형성될 수 있으며, 몰딩 공정 또는 organic lamination 공정 등을 이용하여 형성될 수 있다. 이때, 몰딩층(30)에서 반도체 칩(10)의 활성면 방향의 면을 몰딩층(30)의 일면으로 칭하고, 반대면을 타면으로 칭하기로 한다. 몰딩층(30)의 타면은 연결소자(20)의 제2 캡단자(24b)를 덮는 높이로 형성될 수 있다.
다음으로 도 9에 도시된 바와 같이, 캐리어 시트(70)를 제거하고 배선층(40)을 형성한다. 캐리어 시트(70)를 제거한 자리에 먼저 제1 절연층(42a)을 형성한다. 다음으로, 연결소자(20)의 제1 캡단자(24a)와 반도체 칩(10)의 입출력단자(11)에 해당하는 영역의 제1 절연층(42a)의 일부를 제거하고, 반도체 칩(10)의 입출력단자(11)와 제1 캡단자(24a)를 연결하는 제1 전극패턴(41a)과 반도체 칩(10)의 입출력단자(11)를 외부 기판으로 전기적으로 연결하는 제2 전극패턴(41b)을 형성한다. 다음으로, 제1 전극패턴(41a) 및 제2 전극패턴(41b)을 덮어 보호하도록 제1 절연층(42a) 상에 제2 절연층(42b)을 형성한다. 다음으로 제2 전극패턴(41b)의 일부를 노출하도록 제2 절연층(42b)의 일부를 제거할 수 있다.
다음으로, 도 10에 도시된 바와 같이, 연결소자(20)가 몰딩층(30)의 타면으로 전기신호를 전달할 수 있도록, 신호라인(21)에 연결된 제2 단자캡에 해당하는 영역(h1)의 몰딩층(30)을 제거한다. 몰딩층(30)의 제거는 레이저 가공 방식을 사용할 수 있으며, 다른 알려진 방법을 사용할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 노출된 제2 단자캡과 연결되고, 몰딩층(30)의 타면에 형성되는 전기소자(80)를 형성한다. 전기소자(80)는 패턴도금 등의 방법으로 전송선로를 형성하여 제작하는 안테나 또는 필터 등일 수 있으며, 기타 다른 방법으로 형성될 수도 있다. 그리고, 노출된 제2 전극패턴(41b) 영역 상에 솔더(43)를 형성할 수 있다.
이러한 과정을 통하여 도 1에 도시된 바와 같은 반도체 패키지를 제조할 수 있다. 상기 과정에서 쉴드층(23)이 형성된 연결소자(20)를 사용하고, 상기 전극패턴을 형성하는 과정에서 쉴드층(23)과 연결되는 제3 전극패턴(41c)을 더 형성하면 도 2에 도시된 바와 같은 반도체 패키지를 제조할 수 있다.
도 12 내지 도 17은 본 발명의 일실시예에 따른 전도층(60)이 부가된 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 캐리어 시트(70)에 반도체 칩(10) 및 연결소자(20)를 수용하는 복수의 수용부(51)를 포함하고, 금속 재질로 형성되는 베이스 시트(50)를 배치하는 단계, 및 수용부(51) 내부에 반도체 칩(10) 및 연결소자(20)를 배치하는 단계를 포함하는 배치단계, 배치단계 이후에, 반도체 칩(10) 및 연결소자(20)의 적어도 일부를 덮도록 전기전도성을 갖는 재질의 전도층(60)을 형성하는 전도층(60) 형성단계, 반도체 칩(10) 및 연결소자(20)를 덮어 보호하는 몰딩층(30)을 형성하는 몰딩 단계, 캐리어 시트(70)를 제거하고, 몰딩층(30)의 일면에 전기신호를 전달하는 배선층(40)을 형성하는 배선층(40) 형성단계, 몰딩 단계 이후에, 상기 몰딩층(30)의 타면의 일부와 상기 연결소자(20)를 덮는 전도층(60)의 일부를 제거하여 상기 연결소자(20)의 신호라인(21)을 노출시키는 단계 및 몰딩층(30)의 타면에 연결소자(20)와 전기적으로 연결되는 전기소자(80)를 형성하는 후면소자 형성단계를 포함할 수 있다.
도 12의 (b)는 도 12의 (a)를 위에서 내려다본 도면이며, 도 12의 (a)는 도12의 (b)의 A-A'에 따른 단면도이다.
먼저, 도 12의 (a)에 도시된 바와 같이, 캐리어 시트(70)에 반도체 칩(10) 및 연결소자(20)를 수용하는 복수의 수용부(51)를 포함하고, 금속 재질로 형성되는 베이스 시트(50)를 배치한다. 도 12의 (b)에 도시된 바와 같이, 수용부(51)는 연결소자(20)와 반도체 칩(10)의 크기에 대응하는 크기로 형성된다. 다음으로, 베이스 시트(50)에 형성된 수용부(51) 내에 반도체 칩(10) 및 연결소자(20)를 배치한다.
다음으로 도 13에 도시된 바와 같이, 베이스 시트(50), 연결소자(20), 반도체 칩(10)을 덮도록 전도층(60)을 형성한다. 연결소자(20)의 측면과 상면을 모두 덮도록 형성될 수 있다. 전도층(60)은 구리(Cu), 알루미늄(Al) 등을 이용하여 레이어 형태로 형성할 수 있으며, 전기도금, 스퍼터링(sputtering), 화학기상증착(CVD) 등의 알려진 방법을 이용하여 형성할 수 있다.
다음으로 도 14에 도시된 바와 같이, 전도층(60) 상에 몰딩층(30)을 형성한다. 몰딩층(30)에 대한 내용은 상술한 바와 같다.
다음으로 도 15에 도시된 바와 같이, 캐리어 시트(70)를 제거하고 배선층(40)을 형성한다. 제1 전극패턴(41a) 및 제2 전극패턴(41b)을 형성할 때, 베이스 시트(50)와 전기적으로 연결되는 제3 전극패턴(41c)을 함께 형성할 수 있다.
다음으로 도 16에 도시된 바와 같이, 몰딩층(30)의 타면의 일부와 상기 연결소자(20)를 덮는 전도층(60)의 일부를 제거하여 상기 연결소자(20)의 신호라인(21)을 노출시킨다. 이때, 도 15의 두께(t3)만큼 제거할 수 있다.
다음으로 도 17에 도시된 바와 같이, 몰딩층(30)의 타면에 후면 절연층(31)을 형성한다. 다음으로 신호라인(21)을 노출할 수 있도록 후면 절연층(31)의 해당 영역을 일부 제거하고, 신호라인(21)과 연결되는 전기소자(80)를 형성한다.
도 18 내지 도 21은 본 발명의 일실시예에 따른 전도층(60)의 상면(61)이 균일한 반도체 패키지 제조방법의 공정단계를 나타낸 도면이다.
캐리어 시트(70)에 베이스 시트(50)를 배치하고 수용부(51)에 연결소자(20) 및 반도체 칩(10)을 배치한 상태에서, 도 18에 도시된 바와 같이, 몰딩층(30)의 타면과 전도층(60)의 상면(61) 사이의 거리가 균일하도록, 전도층(60)의 상면(61)의 적어도 일부가 평평하게 전도층(60)을 형성한다.
다음으로 도 19에 도시된 바와 같이 전도층(60) 상에 몰딩층(30)을 형성한다. 다음으로, 도 20에 도시된 바와 같이 캐리어 시트(70)를 제거하고 배선층(40)을 형성하며, 신호라인(21)이 노출되도록 몰딩층(30) 타면의 일부와 전도층(60)의 일부를 제거한다.
다음으로 도 21에 도시된 바와 같이 몰딩층(30)의 타면 상에 후면 절연층(31)을 형성하고, 신호라인(21)과 연결되는 전기소자(80)를 후면 절연층(31) 상에 형성한다.
본 발명의 일실시예에 따르면, 반도체 패키지의 상하방향으로 전기신호를 전달할 수 있는 독립한 소자인 연결소자(20)를 몰딩층(30) 내에 포함함으로써, 반도체 패키지 후면 공간에 안테나 등의 전기소자(80)를 집적할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자(20)의 가운데에 신호라인(21)이 형성되고, 신호라인(21)을 둘러싸는 바디(22)가 형성되고, 바디(22)의 측면을 둘러싸는 쉴드층(23)이 형성되어, 신호라인(21)과 쉴드층(23)이 동축(coaxial) 케이블과 같은 구조를 갖게 되어, 고주파수 대역의 전기신호를 안정적으로 전달할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자(20)와 반도체 칩(10)을 덮는 전도층(60)을 형성하는 단계에서, 전도층(60)이 연결소자(20)의 바디(22) 측면을 덮게 되므로, 전도층(60)이 쉴드층(23)의 역할을 하게 되며, 연결소자(20) 자체에 쉴드층(23)을 형성하지 않아도 동축 케이블과 같은 구조를 제조할 수 있다.
또한, 본 발명의 일실시예에 따르면, 연결소자(20)와 반도체 칩(10)을 덮는 전도층(60)의 상면(61)을 평평하게 형성함으로써, 반도체 패키지 후면에 형성되는 전송선로로 구성되는 안테나 또는 필터 등의 설계를 용이하게 할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 반도체 칩
11: 입출력단자
20: 연결소자
21: 신호라인
22: 바디
23: 쉴드층
24a: 제1 캡단자
24b: 제2 캡단자
25: 쉴드라인
30: 몰딩층
31: 후면 절연층
40: 배선층
41: 전극패턴
42: 절연층
43: 솔더
50: 베이스시트
51: 수용부
60: 전도층
61: 전도층의 상면
70: 캐리어시트
80: 전기소자

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  11. 캐리어 시트에 적어도 하나 이상의 반도체 칩 및 적어도 하나 이상의 연결소자를 배치하는 배치단계;
    상기 반도체 칩 및 연결소자를 덮어 보호하는 몰딩층을 형성하는 몰딩 단계;
    상기 캐리어 시트를 제거하고, 상기 몰딩층의 일면에 전기신호를 전달하는 배선층을 형성하는 배선층 형성단계; 및
    상기 몰딩층의 타면에 상기 연결소자와 전기적으로 연결되는 전기소자를 형성하는 후면소자 형성단계를 포함하며,
    상기 연결소자는
    상기 몰딩층의 일면에서 타면 방향으로 형성되는 적어도 하나 이상의 신호라인; 및
    상기 신호라인을 감싸 절연하는 바디를 포함하고,
    상기 배치단계는
    상기 반도체 칩 및 상기 연결소자를 수용하는 복수의 수용부를 포함하고, 금속 재질로 형성되는 베이스 시트를 배치하는 단계; 및
    상기 수용부 내부에 상기 반도체 칩 및 상기 연결소자를 배치하는 단계를 포함하는, 반도체 패키지 제조방법.
  12. 청구항 11에 있어서,
    상기 배치단계 이후에, 상기 반도체 칩 및 연결소자의 적어도 일부를 덮도록 전기전도성을 갖는 재질의 전도층을 형성하는 전도층 형성단계; 및
    상기 몰딩 단계 이후에, 상기 몰딩층의 타면의 일부와 상기 연결소자를 덮는 전도층의 일부를 제거하여 상기 연결소자의 신호라인을 노출시키는 단계를 더 포함하는, 반도체 패키지 제조방법.
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