JP2006165252A - チップ内蔵基板の製造方法 - Google Patents

チップ内蔵基板の製造方法 Download PDF

Info

Publication number
JP2006165252A
JP2006165252A JP2004354172A JP2004354172A JP2006165252A JP 2006165252 A JP2006165252 A JP 2006165252A JP 2004354172 A JP2004354172 A JP 2004354172A JP 2004354172 A JP2004354172 A JP 2004354172A JP 2006165252 A JP2006165252 A JP 2006165252A
Authority
JP
Japan
Prior art keywords
chip
substrate
wiring
manufacturing
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004354172A
Other languages
English (en)
Inventor
Kiyohiro Machida
洋弘 町田
Koji Yamano
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2004354172A priority Critical patent/JP2006165252A/ja
Priority to EP05256610A priority patent/EP1670057B1/en
Priority to US11/257,717 priority patent/US7521283B2/en
Priority to TW094137339A priority patent/TW200620578A/zh
Priority to DE602005019524T priority patent/DE602005019524D1/de
Priority to KR1020050104860A priority patent/KR20060063654A/ko
Priority to CNA2005101186884A priority patent/CN1790651A/zh
Publication of JP2006165252A publication Critical patent/JP2006165252A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】 低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供する。
【解決手段】 半導体チップが内蔵されたチップ内蔵基板の製造方法であって、第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、第２のコア基板上に、前記半導体チップを設置する第２の工程と、前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法。
【選択図】 図１Ａ

Description

本発明は、半導体チップを内蔵する配線基板の製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。
例えば、チップ内蔵基板を形成する場合、半導体チップに接続される配線を形成する必要が有る。このような半導体チップ上の配線を形成する方法としては、例えば半導体チップ上に絶縁層を形成し、また必要に応じて絶縁層を多層に積層して、当該絶縁層に配線を形成する方法が多く用いられてきた。
この場合、例えば半導体チップ上の配線を形成する場合には、絶縁層を貫通するビア配線を形成する必要があり、例えばレーザを用いてビアホールを形成し、当該ビアホール内にビア配線を形成する方法がとられてきた。
特開２００４−１６５２７７号公報 ００５１段（図５）
しかし、絶縁層にビアホールを形成する場合には、ビアホール形成後の後処理である、いわゆるデスミア処理が必要であり、薬液処理工程が必要となって、工程が複雑化し、高コスト化してしまう問題があった。
また、チップ内蔵基板の薄型化を図る場合には、例えば基板の反りが問題となり、困難となる場合があった。例えば、半導体チップ上に、熱硬化性の絶縁層を積層し、個別に熱硬化させる工程をとった場合には、多層に形成される絶縁層の応力が積算されるため、基板の反りが大きくなってしまう問題を回避することが困難であり、薄型化に限界が生じていた。
そこで、本発明では上記の問題を解決した、新規で有用なチップ内蔵基板の製造方法を提供することを目的としている。
本発明の具体的な課題は、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することである。
本発明は、上記の課題を、半導体チップが内蔵されたチップ内蔵基板の製造方法であって、第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、第２のコア基板上に、前記半導体チップを設置する第２の工程と、前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法により、解決する。
当該製造方法によれば、低コストで、薄型化したチップ内蔵基板を製造することが可能となる。
また、前記第３の工程の後に、前記第１のコア基板を除去する工程を有すると、チップ内蔵基板を薄型化することが可能である。
また、前記第３の工程の後に、前記第２のコア基板を除去する工程を有すると、チップ内蔵基板を薄型化することが可能である。
また、前記第１の工程は、前記第１のコア基板上に導電層を形成する工程と、前記導電層に接続される複数のプラグ配線を形成する工程と、を有すると、単純な方法で前記配線構造を形成することが可能である。
また、前記第３の工程では、前記半導体チップの電極パッドと、前記複数のプラグ配線のうちの一部のプラグ配線が、押圧されることで電気的に接続されると、単純な方法で前記配線構造と前記半導体チップを接続することが可能である。
また、前記電極パッドと前記プラグ配線の間に、ハンダ層、またはスタッドバンプが形成されると、前記電極バッドと前記プラグ配線の接続の確実性を向上させることが可能となる。
また、前記複数のプラグ配線は、前記電極パッドに押圧される第１のプラグ配線と、当該第１のプラグ配線より高さが高い第２のプラグ配線を含むと、単純な構造で両面に接続部が形成されたチップ内蔵基板を形成することが可能となる。
また、前記第３の工程の後、前記導電層をパターニングする工程を有すると、単純な方法で前記配線構造を形成することが可能となり、好適である。
また、前記第３の工程の前に、前記第１のコア基板上、または前記第２のコア基板上に、絶縁層をラミネートする工程を有すると、前記半導体チップと前記配線構造の間を絶縁層で埋設することが可能となる。
また、前記第３の工程の前に、前記第１のコア基板上にアンダーフィル材を塗布する工程を有すると、前記半導体チップと前記配線構造の間をアンダーフィル材で埋設することが可能となる。
また、前記半導体チップは、チップ高さ調整層を介して前記第２のコア基板上に設置されると、両面接続が可能な配線構造を容易に形成することが可能となり、好適である。
また、前記配線構造に電気的な接続を行うための、前記第１のコア基板の側の第１の端子接続部と、前記第２のコア基板の側の第２の端子接続部とを形成する工程をさらに有すると、チップ内蔵基板の両面での端子の接続が可能となり、好適である。
本発明によれば、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することが可能となる。
次に、本発明の実施の形態について、図面に基づき以下に説明する。
図１Ａは、本発明の実施例１による、半導体チップを内蔵した、チップ内蔵基板を模式的に示した断面図である。
図１Ａを参照するに、本実施例によるチップ内蔵基板１０は、例えばポリイミドやエポキシなどの樹脂よりなる絶縁層１４中に、半導体チップ１１が埋設された構造を有している。当該半導体チップ１４上に形成された電極パッド１２上には、例えばＣｕよりなるプラグ配線１８が起立するように形成され、当該電極パッド１２とプラグ配線１８の間には、電気的な接続を良好とするために、例えばハンダ層１３が形成されている。また、前記電極パッド１２は、電気的な接続を良好とするために、アルミジンケート法により形成されたＮｉを含むようにしてもよい。
また、前記プラグ配線１８は、前記絶縁層１４上にパターニングされた、例えばＣｕよりなる配線部１７に電気的に接続されている。さらに当該配線部１７は、前記絶縁層１４中に当該絶縁層１４を貫通するように形成された、例えばＣｕよりなるプラグ配線１５に電気的に接続されている。
また、前記絶縁層１４と前記配線部１７を覆うようにソルダーレジスト層１９が形成され、当該ソルダーレジスト層１９の開口部の、当該配線部１４上には、端子接続が可能となるように、Ｎｉ／Ａｕよりなるメッキ層２０が形成されている。
また、前記絶縁層１４を貫通する前記プラグ配線１５の、前記配線部１７が接続された側の反対側には、端子接続が可能となるように、Ｎｉ／Ａｕよりなるメッキ層１６が形成されている。
このように、本実施例によるチップ内蔵基板１０は、第１の主面と第２の主面の両面に、配線構造を介して半導体チップと接続される、端子接続部が形成されており、基板の両面で端子の接続が可能な構造になっている。
また、前記絶縁層１４の厚さＴ１は、例えば７０μｍ程度であり、また前記ソルダーレジスト層１９の厚さＴ２は、例えば３０μｍ程度であり、併せた厚さ、すなわち本実施例によるチップ内蔵基板１０の厚さは、１００μｍ程度となっており、従来のＣＳＰ（チップサイズパッケージング）構造と比較した場合に比べて薄く形成されている。これは、本実施例によるチップ内蔵基板の製造方法に特長があるためである。本実施例によるチップ内蔵基板は、例えば、半導体チップに接続される、プラグ配線１５，１８などの配線構造を別途形成し、当該配線構造を半導体チップに貼り付ける方法により製造されている。
このため、従来の製造方法、例えば半導体チップ上に積層するようにして配線が形成された層を形成する方法に比べて、パッケージ構造（チップ内蔵基板）を薄く形成できる利点がある。また、製造コストが抑制できる効果も奏するが、これらの詳細は図２Ａ以降で後述する。
また、図１Ａに示したチップ内蔵基板は、例えば図１Ｂに示すチップ内蔵基板１０Ａのように変形することも可能である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１Ｂを参照するに、本図に示すチップ内蔵基板１０Ａでは、前記絶縁層１４の、前記ソルダーレジスト層１９が形成されている側の反対側に、ソルダーレジスト層２２が形成されている。また、前記メッキ層１６は、前記ソルダーレジスト層２２の開口部に形成され、当該メッキ層１６上には、ソルダーバンプ２１が形成されている。このように、必要に応じて、端子接続部や、配線の接続構造などは適宜変更することが可能である。
次に、本実施例によるチップ内蔵基板の製造方法について説明する。
本実施例によるチップ内蔵基板の製造方法の概略は以下の通りである。まず、コア基板上に、半導体チップに接続されるプラグ配線などの配線構造を形成する一方、別途、別のコア基板上に、前記半導体チップを設置して、それぞれのコア基板上の当該配線構造と当該半導体チップが対面するようにして、それぞれのコア基板を張り合わせることで、当該配線構造と当該半導体チップを張り合わせている。
そのため、従来に比べてチップ内蔵基板を薄く形成することが可能となっている。また、従来用いられていた、レーザによるビアホール形成が不要となるため、低コストで形成することが可能となっている。
次に、図２Ａ〜図２Ｆ、図３Ａ〜図３Ｃ、および図４Ａ〜図４Ｎに基づき、本実施例によるチップ製造方法の詳細を、手順を追って説明する。
まず、図２Ａ〜図２Ｆは、コア基板上に配線構造を形成する方法を、手順を追って示した図である。
図２Ａを参照するに、まず、例えば樹脂材料よりなるコア基板１０１上に、メッキ法により、例えばＣｕよりなる導電層１０３を形成する。また、この場合、前記コア基板１０１上にあらかじめＣｕ箔などのＣｕ薄膜よりなる導電層１０２が形成されていると、電解メッキにより容易に当該導電層１０２上に前記導電層１０３を形成することが可能となり、好ましい。
次に、図２Ｂに示す工程において、前記導電層１０２上に、レジスト層１０４を形成してパターニングを行い、当該レジスト層１０４の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０５を形成する。この場合、前記プラグ配線１０５は、後の工程で半導体チップの電極パッドに押圧されて電気的に接続されるため、次に図２Ｃに示すように、当該プラグ配線１０５上に、例えば印刷法などを用いてハンダ層１０６を形成すると、プラグ配線と電極パッドの電気的な接続が良好となり、好ましい。
次に、図２Ｄに示す工程において前記レジスト層１０４を剥離した後、図２Ｅに示す工程でレジスト層１０７を形成してパターニングを行い、当該レジスト層１０７の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０８を形成する。この場合、前記プラグ配線１０８の高さが、前記プラグ配線１０５より高くなるように形成されている。これは、後の工程において、前記プラグ配線１０５が前記半導体チップの電極パッドに接続されるのに対して、前記プラグ配線１０８は、チップ内蔵基板の半導体チップが埋設される絶縁層を貫通するように形成されるためである。
次に、図２Ｆに示す工程において、前記レジスト層１０７を剥離して、前記プラグ配線１０５，１０８を含む配線構造が形成された、配線構造形成基板１００が形成される。
一方、半導体チップが設置された、半導体チップ設置基板は、次に、図３Ａ〜図３Ｃに示すようにして形成する。
まず、図３Ａに示す工程では、例えば樹脂材料よりなるコア基板２０１を用意する。
次に、図３Ｂに示す工程において、前記コア基板２０１上に、後の工程で設置される半導体チップが設置される高さの調整のための、チップ高さ調整層２０２を形成する。前記チップ高さ調整層２０２は、後の工程において、配線構造と半導体チップが張り合わせられた場合、前記ハンダ層１０６が確実に半導体チップに押圧されながら、また前記プラグ配線１０８が、半導体チップを包含する絶縁層を貫通するような位置関係とされるための、半導体チップの高さが調整されるための層である。すなわち、後の張り合わせ工程で、半導体チップに前記プラグ配線１０５と前記ハンダ層１０６を介して押圧が加えられた場合に、圧縮によって前記チップ高さ調整層２０２が適度に変形し、前記ハンダ層１０６と半導体チップの電気的な接続を保持したまま、前記プラグ配線１０８が当該絶縁層を貫通する適切な位置となるように調整するための層である。
前記チップ高さ調整層２０２は、たとえばエポキシ樹脂や、ポリイミド樹脂などの絶縁材料により形成することが可能であり、適度に弾性変形する材料であることが好ましい。
次に、図３Ｃに示す工程において、前記チップ高さ調整層２０２上に、チップ本体２０３と当該チップ本体２０３上に形成された電極パッド２０４を有する、半導体チップ２０５を設置する。また、この場合、前記電極パッド２０４は、例えばアルミジンケート法により形成された、Ｎｉバンプを含む構造であると、電気的な接続が良好となり、好ましい。このようにして、コア基板上に半導体チップが設置された構造を有する、半導体チップ設置基板２００が形成される。
次に、図４Ａ〜図４Ｎに示す工程において、前記配線構造形成基板１００と、前記半導体チップ設置基板２００を張り合わせ、さらに、必要に応じて様々な処理を行ってチップ内蔵基板を完成させる。
まず、図４Ａに示す工程では、前記配線構造形成基板１００と、前記半導体チップ設置基板２００を張り合わせる。この場合、前記プラグ配線１０５、１０８を含む配線構造と、前記電極パッド２０４を含む半導体チップ２０５が、対面するようにして、当該配線構造と当該半導体チップを張り合わせ、押圧する。この場合、前記電極パッド２０４と前記プラグ配線１０５が押しつけられることで接続され、具体的には、電極パッドのＮｉバンプとプラグ配線上のハンダ層が押し付けられ、樹脂熱硬化時にハンダが溶融し、電極パッドのＮｉバンプとプラグ配線上のハンダ層が接続される。
また、当該張り合わせに先立ち、例えばエポキシ樹脂やポリイミド樹脂からなるフィルム状の絶縁層３００を、前記コア基板１０１上の配線構造を覆うように、または前記コア基板２０１上の半導体チップを覆うように、ラミネートしておくことが好ましい。この場合当該絶縁層３００によって前記配線構造と半導体チップの間の空間が充填され、いわゆる層間絶縁層として機能する。
また、張り合わせ後は、図４Ｂに示すように、前記絶縁層３００と、前記チップ高さ調整層２０２は、渾然一体となって、絶縁層３０１を形成し、半導体チップと配線構造の周囲に形成された層間絶縁層となる。このため、前記絶縁層３００と前記チップ高さ調整層２０２は、同一の材料を用いることが好ましい。また、この場合、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側の端は、前記コア基板２０１に係合するように形成される。
また、前記絶縁層３０１は、例えば熱硬化性樹脂などの硬化性樹脂を用いて形成されることが好ましく、本図に示す工程以後のいずれかの適切な工程で熱工程を経て硬化される。この場合、本実施例によるチップ内蔵基板では、張り合わせで形成されているために絶縁層が単層であり、熱硬化による反りが少ない特長を有している。例えば、絶縁層を積層するようにして個別に形成する場合、複数回の熱硬化処理を行う必要があり、基板の反りが大きくなってしまう場合があった。本実施例による方法ではこれらの問題を回避することが可能であり、従来に比べて単純な構造であって、かつ熱硬化による反りを抑制することができる。
次に、図４Ｃに示す工程において、前記コア基板１０１を、例えばバフ研磨などの方法によって除去する。この場合、前記導電層１０２も併せて除去し、また、前記導電層１０３の研磨も行って、当該導電層１０３を必要な厚さにまで研磨する。
次に、図４Ｄに示す工程において、研磨後の前記導電層１０３上にレジスト層を形成してパターニングを行い、レジストパターン３０２を形成する。
次に、図４Ｅに示す工程において、前記レジストパターン３０２に覆われていない前記導電層１０３をエッチングするパターニングを行い、図４Ｆに示す工程において、前記レジストパターン３０２の剥離を行う。このようにして、前記半導体チップから前記プラグ配線１０５、さらに前記導電層１０３を介して前記プラグ配線１０８に接続される、配線が形成される。
次に、図４Ｇに示す工程において、前記絶縁層３０１と前記導電層１０３を覆うようにレジスト層を形成してパターニングを行い、前記導電層１０３の適宜な位置に開口部を有するレジストパターン３０３を形成し、次に、図４Ｈに示す工程において、当該開口部に、端子接続が可能となるように、例えばＮｉ／Ａｕよりなるメッキ層３０４を形成し、図４Ｉに示す工程で、前記レジストパターン３０３の剥離を行う。
次に、図４Ｊに示す工程で、前記絶縁層３０１と前記導電層１０３を覆うようにソルダーレジスト層を形成してパターニングを行い、前記メッキ層３０４が露出するように開口部を形成し、ソルダーレジスト層３０５を形成する。
次に、図４Ｋに示す工程において、前記コア基板２０１を、例えばバフ研磨などの方法によって除去する。
このように、本実施例によるチップ内蔵基板では、本図に示す工程において、または図４Ｃに示す工程において、コア基板の除去を行っており、当該チップ内蔵基板のさらなる薄型化が可能になっている。このようにコア基板の除去が可能となる理由の一つは、張り合わせ構造により絶縁層（層間絶縁層）が単層化され、そのために当該絶縁層の反りが抑制され、支持層となるコア基板を除去しても反りが抑制可能なためである。また、絶縁層を熱硬化させる際に絶縁層両側に同素材のコア基板を有する構造のため、熱膨張係数のミスマッチを低減できる。また、必要に応じてコア基板を有する構造とすることも可能であり、その場合、前記コア基板１０１と前記コア基板２０１いずれかを有する構造としてもよい。
次に、図４Ｌに示す工程では、例えば図４Ｇ〜図４Ｉに示した工程と同様にして、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側に、端子接続が可能となるように、例えば、Ｎｉ／Ａｕよりなるメッキ層３０６を形成し、チップ内蔵基板を完成する。
また、必要に応じてさらに図４Ｍ〜図４Ｎの工程を行ってもよい。
図４Ｍに示す工程では、前記絶縁層３０１を覆うようにソルダーレジスト層を形成してパターニングを行い、前記メッキ層３０６が露出するように開口部を形成し、ソルダーレジスト層３０７を形成する。
図４Ｎに示す工程では、前記メッキ層３０６上に、例えばソルダーボール３０８を形成し、例えばマザーボードなどの接続対象との接続が容易となるような構造としている。
また、本実施例によるチップ内蔵基板の製造方法では、絶縁層にレーザを用いてビアホールを形成する、いわゆるレーザビア工程を用いる必要が無い。そのため、レーザビア工程後の、薬液を用いるデスミア工程が不要となり、チップ内蔵基板の製造工程が単純となり、また製造コストを低減できる効果を奏する。
また、従来のように配線や絶縁層を積層して形成する場合には、たとえば樹脂材料よりなる絶縁層と、メッキ法により形成される配線部の密着性が問題となる場合があった。一方、本実施例による製造方法ではラミネートによる押圧により貼り付けられているため、メッキ法により形成された配線と絶縁層の密着力が従来に比べて良好であり、配線と絶縁層の剥がれが抑制されて配線構造の信頼性が向上する効果を奏する。
また、本発明によるチップ内蔵基板の製造方法は、上記の実施例１による場合に限定されず、様々に変形・変更して用いることが可能である。次に、本発明の実施例２によるチップ内蔵基板の製造方法を、図５Ａ〜図５Ｆ、図６Ａ〜図６Ｄ、および図７Ａ〜図７Ｂに基づき、手順を追って説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、以下で特に説明の無い部分は、実施例１の場合と同様とする。
まず、図５Ａ〜図５Ｆは、コア基板上に配線構造を形成する方法を、手順を追って示した図である。
図５Ａの工程は、図２Ａに示した工程と同一であり、次に、図５Ｂに示す工程において、前記導電層１０２上に、レジスト層１０４を形成してパターニングを行い、当該レジスト層１０４の開口部に、メッキ法により、例えばＣｕよりなるプラグ配線１０５Ａを形成し、図５Ｃに示す工程において、前記レジスト層１０４を剥離している。本実施例の場合、実施例１の場合と異なり、前記プラグ配線１０５Ａ上にはハンダ層を形成していない。本実施例の場合には、実施例１の場合の前記ハンダ層１０６に相当する、プラグ配線と半導体チップの電気的な接続を良好とするための構造を、後述するように、半導体チップ側に形成している。
次に、図５Ｄに示す工程においてレジスト層１０７を形成してパターニングを行い、当該レジスト層１０７の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０８を形成し、図５Ｅに示す工程において、前記レジスト層１０７を剥離する。
本実施例の場合では、次の図５Ｆに示す工程において、前記コア基板１０１上の、プラグ配線１０５Ａ、１０８などの配線構造を覆うように、アンダーフィル材を塗布し、絶縁層３００Ａを形成している。前記絶縁層３００Ａは、後の工程におけるコア基板の貼り付け合わせ以後に、配線構造と半導体チップの間の空間を充填する、層間絶縁層として機能する。このように、層間絶縁層となる絶縁層の形成方法を変更することも可能である。
一方、半導体チップが設置された、半導体チップ設置基板は、次に、図６Ａ〜図６Ｄに示すようにして形成する。
まず、図６Ａに示す工程は図３Ａに示す工程と同一であり、次に、図６Ｂに示す工程において、前記コア基板２０１上に、後の工程で設置される半導体チップの設置される高さの調整のための、チップ高さ調整層２０２Ａを形成する。前記チップ高さ調整層２０２Ａは、実施例１の図３Ｂにおけるチップ高さ調整層２０２に相当するが、本実施例の場合は、前記チップ高さ調整層２０２Ａとして、例えば、ダイアタッチフィルムを用いている。このように、チップ高さ調整層には、様々な材料を用いることが可能である。
次に、図６Ｃに示す工程において、前記チップ高さ調整層２０２Ａ上に、チップ本体２０３と当該チップ本体２０３上に形成された電極パッド２０４を有する、半導体チップ２０５を設置する。また、この場合、前記電極パッド２０４は、例えばアルミジンケート法により形成された、Ｎｉバンプを含む構造であると、電気的な接続が良好となり、好ましい。さらに本実施例の場合、前記電極パッド２０４上に、Ａｕよりなるメッキ層２０５を形成している。
さらに、次の図６Ｄに示す工程において、当該メッキ層２０５上に、例えばＡｕよりなるスタッドバンプ２０６を形成している。当該スタッドバンプ２０６は、後のコア基板の張り合わせ工程において、前記プラグ配線と前記半導体チップの電極パッドの間で押圧されて変形し、プラグ配線と電極パッドの電気的な接続を良好とする機能を有する。
このようにして、コア基板上に半導体チップが設置された構造を有する、半導体チップ設置基板２００Ａが形成される。
次に、図７Ａに示す以降の工程で、前記配線構造形成基板１００Ａと、前記半導体チップ設置基板２００Ａを張り合わせ、さらに、必要に応じて様々な処理を行ってチップ内蔵基板を完成させる。
図７Ａに示す工程では、前記配線構造形成基板１００Ａと、前記半導体チップ設置基板２００Ａを、実施例１の場合と同様にして張り合わせる。この場合、前記電極パッド２０４と前記プラグ配線１０５Ａが押しつけられることで電気的に接続され、前記メッキ層２０５上のスタットバンプ２０６が変形し、プラグ配線１０５Ａとの電気的な接続が確立される。
また、張り合わせ後は、図７Ｂに示すように、前記絶縁層３００Ａが、半導体チップと配線構造の周囲に形成された層間絶縁層となる。この場合、実施例１の場合と同様に、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側の端は、前記コア基板２０１に係合するように形成される。
図７Ｂに示す工程以降は、実施例１の場合の図４Ｃ以降の工程と同様にして、チップ内蔵基板を形成することが可能である。
また、上記に示した材料は、本発明の実施の形態の一例であり、他にも様々な材料を用いることが可能であり、配線構造の形状は、様々に変更することが可能である。
また、本発明によるチップ内蔵基板の製造方法は、上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することが可能になる。
実施例１によるチップ内蔵基板を模式的に示した断面図である。 図１Ｂのチップ内蔵基板の変形例である。 実施例１による配線構造を形成する手順を説明する図（その１）である。 実施例１による配線構造を形成する手順を説明する図（その２）である。 実施例１による配線構造を形成する手順を説明する図（その３）である。 実施例１による配線構造を形成する手順を説明する図（その４）である。 実施例１による配線構造を形成する手順を説明する図（その５）である。 実施例１による配線構造を形成する手順を説明する図（その６）である。 実施例１によるチップ設置基板を形成する手順を説明する図（その１）である。 実施例１によるチップ設置基板を形成する手順を説明する図（その２）である。 実施例１によるチップ設置基板を形成する手順を説明する図（その３）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その２）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その３）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その４）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その５）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その６）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その７）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その８）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その９）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１０）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１１）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１２）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１３）である。 実施例１によるチップ内蔵基板を形成する手順を説明する図（その１４）である。 実施例２による配線構造を形成する手順を説明する図（その１）である。 実施例２による配線構造を形成する手順を説明する図（その２）である。 実施例２による配線構造を形成する手順を説明する図（その３）である。 実施例２による配線構造を形成する手順を説明する図（その４）である。 実施例２による配線構造を形成する手順を説明する図（その５）である。 実施例２による配線構造を形成する手順を説明する図（その６）である。 実施例２によるチップ設置基板を形成する手順を説明する図（その１）である。 実施例２によるチップ設置基板を形成する手順を説明する図（その２）である。 実施例２によるチップ設置基板を形成する手順を説明する図（その３）である。 実施例２によるチップ設置基板を形成する手順を説明する図（その４）である。 実施例２によるチップ内蔵基板を形成する手順を説明する図（その１）である。 実施例２によるチップ内臓基板を形成する手順を説明する図（その２）である。
符号の説明
１０，１０Ａ チップ内蔵基板
１００ 配線構造形成基板
１０１ コア基板
１０２ Ｃｕ層
１０３ Ｃｕ層
１０４ レジスト層
１０５，１０５Ａ プラグ配線
１３，１０６ ハンダ層
１０７ レジスト層
１５，１８，１０８ プラグ配線
２００ チップ設置基板
２０１ コア基板
２０２，２０２Ａ 調整層
１１，２０３ 半導体チップ
１２，２０４ 電極パッド
１６，２０，２０５ メッキ層
１７ 配線部
２０６ スタッドバンプ
１４，３００，３０１，３０１Ａ 絶縁層
３０２，３０３ レジストパターン
１６，２０，３０４ メッキ層
１９，２２，３０５ ソルダーレジスト層
３０６ メッキ層
３０７ ソルダーレジスト層
２１，３０８ ソルダーボール

Claims (12)

  1. 半導体チップが内蔵されたチップ内蔵基板の製造方法であって、
    第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、
    第２のコア基板上に、前記半導体チップを設置する第２の工程と、
    前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法。
  2. 前記第３の工程の後に、前記第１のコア基板を除去する工程を有することを特徴とする請求項１記載のチップ内蔵基板の製造方法。
  3. 前記第３の工程の後に、前記第２のコア基板を除去する工程を有することを特徴とする請求項１または２記載のチップ内蔵基板の製造方法。
  4. 前記第１の工程は、
    前記第１のコア基板上に導電層を形成する工程と、
    前記導電層に接続される複数のプラグ配線を形成する工程と、を有することを特徴とする請求項１乃至３のうち、いずれか１項記載のチップ内蔵配線の製造方法。
  5. 前記第３の工程では、前記半導体チップの電極パッドと、前記複数のプラグ配線のうちの一部のプラグ配線が、押圧されることで電気的に接続されることを特徴とする請求項４記載のチップ内蔵基板の製造方法。
  6. 前記電極パッドと前記プラグ配線の間に、ハンダ層、またはスタッドバンプが形成されることを特徴とする請求項５記載のチップ内蔵基板の製造方法。
  7. 前記複数のプラグ配線は、前記電極パッドに押圧される第１のプラグ配線と、当該第１のプラグ配線より高さが高い第２のプラグ配線を含むことを特徴とする請求項５記載のチップ内蔵基板の製造方法。
  8. 前記第３の工程の後、前記導電層をパターニングする工程を有することを特徴とする請求項４乃至７のうち、いずれか１項記載のチップ内蔵基板の製造方法。
  9. 前記第３の工程の前に、前記第１のコア基板上、または前記第２のコア基板上に、絶縁層をラミネートする工程を有することを特徴とする請求項１乃至８のうち、いずれか１項記載のチップ内蔵基板の製造方法。
  10. 前記第３の工程の前に、前記第１のコア基板上にアンダーフィル材を塗布する工程を有することを特徴とする請求項１乃至８のうち、いずれか１項記載のチップ内蔵基板の製造方法。
  11. 前記半導体チップは、チップ高さ調整層を介して前記第２のコア基板上に設置されることを特徴とする請求項１乃至１０のうち、いずれか１項記載のチップ内蔵基板の製造方法。
  12. 前記配線構造に電気的な接続を行うための、前記第１のコア基板の側の第１の端子接続部と、前記第２のコア基板の側の第２の端子接続部とを形成する工程をさらに有することを特徴とする請求項１乃至１１のうち、いずれか１項記載のチップ内蔵基板の製造方法。
JP2004354172A 2004-12-07 2004-12-07 チップ内蔵基板の製造方法 Pending JP2006165252A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2004354172A JP2006165252A (ja) 2004-12-07 2004-12-07 チップ内蔵基板の製造方法
EP05256610A EP1670057B1 (en) 2004-12-07 2005-10-25 Manufacturing method of chip integrated substrate
US11/257,717 US7521283B2 (en) 2004-12-07 2005-10-25 Manufacturing method of chip integrated substrate
TW094137339A TW200620578A (en) 2004-12-07 2005-10-25 Manufacturing method of chip integrated substrate
DE602005019524T DE602005019524D1 (de) 2004-12-07 2005-10-25 Herstellungsverfahren eines integrierten Chip-Substrat
KR1020050104860A KR20060063654A (ko) 2004-12-07 2005-11-03 칩 내장 기판의 제조 방법
CNA2005101186884A CN1790651A (zh) 2004-12-07 2005-11-04 芯片集成基板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004354172A JP2006165252A (ja) 2004-12-07 2004-12-07 チップ内蔵基板の製造方法

Publications (1)

Publication Number Publication Date
JP2006165252A true JP2006165252A (ja) 2006-06-22

Family

ID=36097338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004354172A Pending JP2006165252A (ja) 2004-12-07 2004-12-07 チップ内蔵基板の製造方法

Country Status (7)

Country Link
US (1) US7521283B2 (ja)
EP (1) EP1670057B1 (ja)
JP (1) JP2006165252A (ja)
KR (1) KR20060063654A (ja)
CN (1) CN1790651A (ja)
DE (1) DE602005019524D1 (ja)
TW (1) TW200620578A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078207A (ja) * 2006-09-19 2008-04-03 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2009094457A (ja) * 2007-09-18 2009-04-30 Olympus Corp 積層実装構造体及び積層実装構造体の製造方法
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP2015060912A (ja) * 2013-09-18 2015-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
US7772104B2 (en) 2007-02-02 2010-08-10 Freescale Semiconductor, Inc. Dynamic pad size to reduce solder fatigue
JP5601751B2 (ja) * 2007-04-26 2014-10-08 スパンション エルエルシー 半導体装置
US7799612B2 (en) * 2007-06-25 2010-09-21 Spansion Llc Process applying die attach film to singulated die
JP5690466B2 (ja) * 2008-01-31 2015-03-25 インヴェンサス・コーポレイション 半導体チップパッケージの製造方法
FR2932004B1 (fr) * 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
US8704350B2 (en) 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
JP4972633B2 (ja) * 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
US9343393B2 (en) 2012-08-15 2016-05-17 Industrial Technology Research Institute Semiconductor substrate assembly with embedded resistance element
TWI497661B (zh) * 2012-08-15 2015-08-21 Ind Tech Res Inst 半導體基板
KR101924458B1 (ko) * 2012-08-22 2018-12-03 해성디에스 주식회사 전자 칩이 내장된 회로기판의 제조 방법
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
TWI541965B (zh) * 2013-05-03 2016-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9275975B2 (en) 2014-03-28 2016-03-01 Intel Corporation Electronic package and method of connecting a first die to a second die to form an electronic package
US9663357B2 (en) * 2015-07-15 2017-05-30 Texas Instruments Incorporated Open cavity package using chip-embedding technology
US10256213B2 (en) * 2015-12-10 2019-04-09 Intel Corporation Reduced-height electronic memory system and method
JP6693441B2 (ja) * 2017-02-27 2020-05-13 オムロン株式会社 電子装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170921A (ja) 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP3615206B2 (ja) * 2001-11-15 2005-02-02 富士通株式会社 半導体装置の製造方法
EP1494285A4 (en) * 2002-04-05 2006-05-17 Murata Manufacturing Co CIRCUIT MODULE AND METHOD FOR PRODUCING THE MODULE
JP3924315B2 (ja) 2002-06-27 2007-06-06 古河電気工業株式会社 積層型ジョイントコネクタ
JP3920195B2 (ja) 2002-11-11 2007-05-30 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2004311788A (ja) 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
JP4208631B2 (ja) 2003-04-17 2009-01-14 日本ミクロン株式会社 半導体装置の製造方法
JP2004354172A (ja) 2003-05-28 2004-12-16 Tdk Corp 赤外線温度センサ
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078207A (ja) * 2006-09-19 2008-04-03 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2009094457A (ja) * 2007-09-18 2009-04-30 Olympus Corp 積層実装構造体及び積層実装構造体の製造方法
US10244639B2 (en) 2007-09-18 2019-03-26 Olympus Corporation Method of manufacturing stacked mounting structure
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP2015060912A (ja) * 2013-09-18 2015-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板

Also Published As

Publication number Publication date
CN1790651A (zh) 2006-06-21
US7521283B2 (en) 2009-04-21
EP1670057A1 (en) 2006-06-14
DE602005019524D1 (de) 2010-04-08
EP1670057B1 (en) 2010-02-24
TW200620578A (en) 2006-06-16
KR20060063654A (ko) 2006-06-12
US20060121718A1 (en) 2006-06-08

Similar Documents

Publication Publication Date Title
JP2006165252A (ja) チップ内蔵基板の製造方法
JP4361826B2 (ja) 半導体装置
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
US7370411B2 (en) Wiring board manufacturing method
US20080308308A1 (en) Method of manufacturing wiring board, method of manufacturing semiconductor device and wiring board
JP5535494B2 (ja) 半導体装置
JP2001217337A (ja) 半導体装置及びその製造方法
JP2006222164A (ja) 半導体装置及びその製造方法
US20100006331A1 (en) Printed Circuit Board With Embedded Semiconductor Component and Method for Fabricating the Same
JP2001196525A (ja) 半導体装置及びその製造方法
JP2003522401A (ja) 積層型集積回路パッケージ
US20080067666A1 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
JP2000138313A (ja) 半導体装置及びその製造方法
JP5357239B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
JP2010092943A (ja) 配線基板及びその製造方法
JP2008160019A (ja) 電子部品
JP2004119726A (ja) 回路装置の製造方法
JP2005012180A (ja) 半導体装置およびその製造方法
JP2008091719A (ja) 半導体装置
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP6341714B2 (ja) 配線基板及びその製造方法
JP4955259B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
JP4901809B2 (ja) 部品内蔵多層回路基板
JP2002151853A (ja) 多層配線基板とその製造方法
JP2008198916A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070509

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070515

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070918