CN1790651A - 芯片集成基板的制造方法 - Google Patents

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Abstract

本发明提供一种芯片集成基板的制造方法，包括：第1步骤，在第1核心基板上形成用于与半导体芯片相连接的连线结构；第2步骤，将半导体芯片设置在第2核心基板上；第3步骤，将形成有连线结构的第1核心基板结合在设置有半导体芯片的第2核心基板上。另外，该制造方法还包括在所述第3步骤之后去除第1核心基板的步骤和在所述第3步骤之后去除第2核心基板的步骤。

Description

芯片集成基板的制造方法
技术领域
本发明涉及一种将芯片集成在基板上的芯片集成基板的制造方法。
背景技术
目前，已开发了使用例如半导体芯片等半导体器件的高性能电子装置。而且在将半导体芯片装配在基板上的情况下，还要求高密度装配。另外，还要求具有用于装配半导体芯片的保留区域的小尺寸基板。
为了满足这些要求，已经提出了将半导体芯片嵌入基板中的所谓芯片集成基板的方案，并且已经提出了多种用于将芯片集成在基板上的结构。
例如，在形成芯片集成基板时，必须形成待与半导体芯片相连接的连线。作为在半导体芯片上形成连线的方法，广泛使用的是例如在半导体芯片上形成绝缘层，必要时可以层叠多层结构的绝缘层，并在绝缘层上形成连线的方法。
在此情况下，当在半导体芯片上形成连线时，必须形成穿透绝缘层的通孔连线；例如使用利用激光形成通孔、并在通孔内形成通孔连线的方法(参见特开2004-165277号公报第0051段和图5)。
然而，当在绝缘层中形成通孔时，需要所谓的去污工序(de-smearing process)作为形成通孔的后续工序，即需要化学处理的工序，从而存在着工艺复杂和成本提高的问题。
另外，例如当形成薄型的芯片集成基板时，会发生基板弯曲而造成制造上的困难的问题。例如，当在半导体芯片上层叠热固性的绝缘层、并且对每层绝缘层分别实施热固工序时，多层结构绝缘层的应力会积累起来，从而难以避免基板弯曲变大的问题，使薄型基板的制造受到限制。
发明内容
本发明的目的在于提供一种新的、且实用的芯片集成基板的制造方法，以避免由现有技术的限制和缺点所造成的问题。
以下的说明阐述了本发明的特征和优点，通过说明和附图使本发明的特征和优点更加明显，而且根据说明的指导可以通过实施本发明来领会本发明的特征和优点。本发明的目的以及其它特征和优点可以通过说明书以使本领域的一般技术人员可以实现本发明的、完整、清晰、简洁、而确切的术语所特别指出的芯片集成基板的制造方法来实现和获得。
为了达到上述目的，本发明提供了一种其上集成有芯片的芯片集成基板的制造方法。该制造方法包括：第1步骤，在第1核心基板上形成待与半导体芯片连接的连线结构；第2步骤，将上述半导体芯片设置在第2核心基板上；第3步骤，将形成有上述连线结构的上述第1核心基板结合在设置有上述半导体芯片的上述第2核心基板上。
根据本发明的制造方法，可以以低成本来制造薄型芯片集成基板。
另外，在所述制造方法中，如果在上述第3步骤之后还包括去除上述第1核心基板的步骤，可以使芯片集成基板更薄。
另外，在所述制造方法中，如果在上述第3步骤之后还包括去除上述第2核心基板的步骤，可以使芯片集成基板更薄。
另外，如果上述第1步骤包括在上述第1核心基板上形成导电层的步骤和形成待与上述导电层中的1层的对应部分相连接的多个栓形连线的步骤，则可以通过简单的方法形成上述连线结构。
另外，在上述第3步骤中，如果将上述半导体芯片的电极压焊盘与上述多个栓形连线中的一个压在一起并形成电连接，则可以通过简单的方法连接上述连线结构和上述半导体芯片。
另外，如果在上述电极压焊盘和与其对应的上述多个栓形连线中的一个之间形成有焊料层或突起电极(stud bump)，可以改善上述电极压焊盘与相应的上述多个栓形连线之一的连接的可靠性。
另外，由于上述多个栓形连线包括被上述电极压焊盘所压着的第1栓形连线和高度大于第1栓形连线的第2栓形连线，所以可以通过简单的方法形成在两面具有连接外部端子的连接部分的芯片集成基板。
另外，由于该制造方法在上述第3步骤之后还包括对上述导电层中的一层实施形成图案的步骤，所以可以通过简单的方法形成上述连线结构，并且是优选的。
另外，如果该制造方法在上述第3步骤之前还包括在上述第1核心基板或上述第2核心基板上层叠绝缘层的步骤，可以在上述第1核心基板和上述第2核心基板之间形成该绝缘层。
另外，如果该制造方法在上述第3步骤之前还包括在上述第1核心基板上涂覆底层填料(underfill material)涂层的步骤，可以将半导体芯片和连线结构之间的空间用底层填料所充满。
另外，如果将上述半导体芯片隔着芯片高度调整层配置在上述第2核心基板上，可以通过简单的方法形成在其两面具有与外部端子连接的连线结构，因此是优选的。
另外，如果该制造方法还包括在上述导电层中的一层的相应部分上形成第1端子连接部分、和经过金属镀层在上述第2栓形连线上形成第2端子连接部分的步骤，以便上述连线结构与外部端子电连接，并可以使芯片集成基板的两面与外部端子连接，因此是优选的。
根据本发明，可以以低成本提供一种厚度薄的芯片集成基板的制造方法。
参考附图并通过以下说明可以理解本发明的其它目的和进一步的特征。
附图说明
图1A是本发明的第1实施例的芯片集成基板的剖面示意图。
图1B是本发明的第1实施例的芯片集成基板的变化例的剖面示意图。
图2A是说明第1实施例中形成连线结构的第1步骤的示意图。
图2B是说明第1实施例中形成连线结构的第2步骤的示意图。
图2C是说明第1实施例中形成连线结构的第3步骤的示意图。
图2D是说明第1实施例中形成连线结构的第4步骤的示意图。
图2E是说明第1实施例中形成连线结构的第5步骤的示意图。
图2F是说明第1实施例中形成连线结构的第6步骤的示意图。
图3A是说明第1实施例中形成芯片配置基板的第1步骤的示意图。
图3B是说明第1实施例中形成芯片配置基板的第2步骤的示意图。
图3C是说明第1实施例中形成芯片配置基板的第3步骤的示意图。
图4A是说明第1实施例中形成芯片集成基板的第1步骤的示意图。
图4B是说明第1实施例中形成芯片集成基板的第2步骤的示意图。
图4C是说明第1实施例中形成芯片集成基板的第3步骤的示意图。
图4D是说明第1实施例中形成芯片集成基板的第4步骤的示意图。
图4E是说明第1实施例中形成芯片集成基板的第5步骤的示意图。
图4F是说明第1实施例中形成芯片集成基板的第6步骤的示意图。
图4G是说明第1实施例中形成芯片集成基板的第7步骤的示意图。
图4H是说明第1实施例中形成芯片集成基板的第8步骤的示意图。
图4I是说明第1实施例中形成芯片集成基板的第9步骤的示意图。
图4J是说明第1实施例中形成芯片集成基板的第10步骤的示意图。
图4K是说明第1实施例中形成芯片集成基板的第11步骤的示意图。
图4L是说明第1实施例中形成芯片集成基板的第12步骤的示意图。
图4M是说明第1实施例中形成芯片集成基板的第13步骤的示意图。
图4N是说明第1实施例中形成芯片集成基板的第14步骤的示意图。
图5A是说明第2实施例中形成连线结构的第1步骤的示意图。
图5B是说明第2实施例中形成连线结构的第2步骤的示意图。
图5C是说明第2实施例中形成连线结构的第3步骤的示意图。
图5D是说明第2实施例中形成连线结构的第4步骤的示意图。
图5E是说明第2实施例中形成连线结构的第5步骤的示意图。
图5F是说明第2实施例中形成连线结构的第6步骤的示意图。
图6A是说明第2实施例中形成芯片配置基板的第1步骤的示意图。
图6B是说明第2实施例中形成芯片配置基板的第2步骤的示意图。
图6C是说明第2实施例中形成芯片配置基板的第3步骤的示意图。
图6D是说明第2实施例中形成芯片配置基板的第4步骤的示意图。
图7A是说明第2实施例中形成芯片集成基板的第1步骤的示意图。
图7B是说明第2实施例中形成芯片集成基板的第2步骤的示意图。
具体实施方式
下面参照附图，说明本发明的具体实施方式。
第1实施例
图1A是芯片集成基板的剖面示意图，其中，根据本发明的第1实施例的芯片集成基板上集成有半导体芯片。
如图1A所示，第1实施例的芯片集成基板10具有半导体芯片11埋入在绝缘层14中的结构，其中绝缘层14由例如聚酰亚胺树脂、环氧树脂等树脂构成。在形成于半导体芯片11的电极压焊盘12上，形成有呈直立状态的栓形连线18，该栓形连线18由例如Cu构成；并且还形成有例如焊料层13，以便在电极压焊盘12和栓形连线18之间获得良好的电连接。另外，电极压焊盘12可以含有通过铝的锌酸盐形成的Ni，以便获得良好的电连接。
另外，栓形连线18与在绝缘层14上的连线17电连接，该连线17由例如Cu构成并形成有图案。连线17与栓形连线15相连接，该栓形连线15由例如Cu构成，并以穿透绝缘层14的方式形成在绝缘层14中。
另外，形成阻焊剂层19使其覆盖绝缘层14和连线17；并以金属镀层20可以与外部端子相连接的方式在位于阻焊剂层19的开口部分的连线17上形成由Ni/Au构成的金属镀层20。
另外，栓形连线15穿透绝缘层14，其一端与连线17相连接，而以与外部端子相连接的方式在其另一端形成有由Ni/Au构成的金属镀层16。
如上所述，在第1实施例的芯片集成基板10中，用于将半导体芯片11通过连线结构与外部端子连接的端子连接部分形成在第1主表面和第2主表面这两个表面上，即芯片集成基板10具有使半导体芯片11在基板的两个表面处与外部端子相连接的结构。
另外，绝缘层14的厚度T1为例如约70μm；阻焊剂层19的厚度T2为例如约30μm；而其总厚度即第1实施例的芯片集成基板10的厚度约为100μm，小于通常的CSP(chip size package；芯片尺寸封装)结构的厚度。因此，第1实施例的芯片集成基板10的制造方法具有显著的优点。在第1实施例的芯片集成基板10的制造方法中，由诸如与半导体芯片11相连接的栓形连线15和18的连线构成的连线结构与半导体芯片11分别形成，并且该连线结构结合于半导体芯片11。
这样，与通常方法、例如在半导体芯片上通过层叠形成连线的方法相比，第1实施例具有可以把封装结构(芯片集成基板)形成得更薄的优点。另外，还有降低制造成本的效果。这些效果将参照从图2A开始的附图进行说明。
可以将图1A所示的芯片集成基板10变化为，例如，如图1B所示的芯片集成基板10A。在图1B中，与上述相同的部分用相同的符号标记，同时省略了对相同部分的说明。
如图1B所示，在芯片集成基板10A中，在绝缘层14上与形成有阻焊剂层19的一侧相反的一侧形成有阻焊剂层22。在阻焊剂层22的开口部分形成有金属镀层16，在金属镀层16上形成有焊料突起电极21。据此，必要时可以适当地对端子连接部分和连线的连接结构进行调整。
下面具体说明第1实施例的芯片集成基板的制造方法。
第1实施例的芯片集成基板的制造方法的概要如下。首先，在核心基板上形成用于待连接到半导体芯片的连线结构，例如栓形连线。另一方面，把半导体芯片装配在另一不同的核心基板上。接着，以使该核心基板上的连线结构与另一个核心基板上的半导体芯片相互对置的方式将上述2个核心基板结合起来。据此将连线结构与半导体芯片结合在一起。然后，除去上述2个核心基板。
这样，可以使芯片集成基板比通常的更薄。而且也无需如现有技术那样利用激光形成通孔，从而可以低成本地制造芯片集成基板。
下面，参照图2A～2F、3A～3C、4A～4N，按如下步骤具体说明第1实施例的芯片集成基板的制造方法。
首先，图2A～2F为表示在核心基板上形成连线结构的方法的图。
如图2A所示，首先，通过被覆金属镀层在由例如树脂构成的核心基板101上形成由例如Cu构成的导电层103。在此情况下，如果预先形成了由例如Cu箔构成的Cu薄膜所构成的导电层102，可以利用电解镀法在导电层102上容易地形成导电层103，因此是优选的。
其次，在图2B的步骤中，在导电层103上形成阻挡层104，使阻挡层104形成图案，并在阻挡层104的开口处通过被覆金属镀层形成用于与导电层103电连接的、由例如Cu构成的栓形连线105。在此情况下，由于随后通过施加压力使栓形连线105与半导体芯片的电极压焊盘电连接，如图2C所示，当利用例如印刷法在栓形连线105上形成焊料层106时，可以使栓形连线105与电极压焊盘之间的电连接非常良好，因此是优选的。
接着，在如图2D所示的步骤中去除阻挡层104，之后，在如图2E所示的步骤中，形成阻挡层107并使其形成图案，并在阻挡层107的开口处通过被覆金属镀层形成用于与导电层103电连接的、由例如Cu构成的栓形连线108。在此情况下，栓形连线108的高度大于栓形连线105的高度。这是由于在后续的步骤中，栓形连线105被连接于半导体芯片的电极压焊盘；而栓形连线108则是穿透了埋入有芯片集成基板的半导体芯片的绝缘层而形成的。
然后，在如图2F所示的步骤中，去除阻挡层107，并形成其上形成有包括栓形连线105和108的连线结构的连线结构形成基板100。
另一方面，通过如图3A～3C所示的步骤，形成在基板上设置有半导体芯片的半导体芯片设置基板。
首先，在如图3A所示的步骤中制备由例如树脂材料构成的核心基板201。
其次，在如图3B所示的步骤中，在核心基板201上形成芯片高度调整层202，用于调整在后续步骤中将设置的半导体芯片的设置高度。当在后续步骤中将连线结构与半导体芯片结合时，由于焊料层106被可靠地压在半导体芯片上、且栓形连线108具有穿透含有半导体芯片的绝缘层的位置关系，所以利用芯片高度调整层202来调整半导体芯片的高度。总之，当在后续的结合步骤中通过栓形连线105和焊料层106对半导体芯片施加压力时，芯片高度调整层202被压缩而适当变形，栓形连线108则适当地配置而穿透绝缘层，同时焊料层106与半导体芯片保持电连接。
芯片高度调整层202可以由例如环氧树脂或聚酰亚胺等绝缘材料构成，并优选可以适当产生弹性形变的材料。
在如图3C所示的步骤中，将包括芯片主体203和在芯片主体203上形成的电极压焊盘204的半导体芯片205设置在芯片高度调整层202上。在此情况下，如果电极压焊盘204具有包括通过例如铝的锌酸盐材料而形成的Ni突起电极的结构，可以形成良好的电连接，因此是优选的。通过上述步骤，形成了具有隔着芯片高度调整层202将半导体芯片205配置在核心基板201上的结构的半导体芯片配置基板200。
接着，在如图4A～4N所示的步骤中，通过将连线结构形成基板100结合于半导体芯片配置基板200，并根据需要进一步执行各种步骤，来完成芯片集成基板100。
首先，在如图4A所示的步骤中，将连线结构形成基板100与半导体芯片配置基板200结合。在此情况下，将连线结构形成基板100与半导体芯片配置基板200结合以使含有栓形连线105和108的连线结构面对着含有电极压焊盘204的半导体芯片205并施加压力。在此情况下，通过压力使电极压焊盘204与栓形连线105相连接；尤其是，电极压焊盘204的Ni突起电极与栓形连线105的焊料层106被压接在一起，当进行树脂的热固化时焊料熔化，于是电极压焊盘204的Ni突起电极与栓形连线105被连接起来。
另外，在连线结构形成基板100与半导体芯片配置基板200的结合之前，希望层叠由例如环氧树脂或聚酰亚胺树脂构成的、薄膜形状的绝缘层300并使其覆盖核心基板101上的连线结构和核心基板201上的半导体芯片205。在此情况下，绝缘层300填充了连线结构和半导体芯片205之间的空间，该绝缘层300起到电介质中间层的作用。
在结合之后，如图4B所示，由绝缘层300所形成的绝缘层301与芯片高度调整层202合为一体而形成包围半导体芯片205和连线结构的电介质中间层。因此，绝缘层300和芯片高度调整层202优选使用相同的材料。在此情况下，突出于导电层103的栓形连线108的末端与核心基板201相接合。
另外，绝缘层301优选使用例如热固树脂等固化树脂来形成，并在如图4B所示的步骤之后的适当步骤中对绝缘层301进行热处理使其固化。在此情况下，由于实施方式1的芯片集成基板是通过结合而形成的，所以该绝缘层为单层结构而具有因热固化而导致的弯曲小的优点。例如，如果通过层叠多层结构形成绝缘层301，就需要多个加热步骤，从而发生基板弯曲变大的情况。而根据第1实施例的方法可以避免上述问题。该结构比通常的结构简单，从而可以抑制因加热所导致的弯曲。
在如图4C所示的步骤中，通过例如软研磨片抛光(buffpolishing)方法去除核心基板101。在此情况下，导电层102也同时被去除，导电层103被抛光，导电层103的厚度被调整为期望的厚度。
接着，在如图4D所示的步骤中，在抛光了的导电层103上形成阻挡层并使其形成图案，形成阻挡图案302。
在如图4E所示的步骤中，通过刻蚀去除导电层103上未被阻挡图案302覆盖的部分；并在如图4F所示的步骤中，去除阻挡图案302。通过上述步骤，形成从半导体芯片205连接到栓形连线105和通过导电层103连接到栓形连线108的连线。
然后，在如图4G所示的步骤中，形成覆盖绝缘层301和导电层103的阻挡层并使其形成图案，形成在导电层103上的适当位置处具有开口的阻挡图案303。接着，在如图4H所示的步骤中，在该开口处形成由例如Ni/Au构成的金属镀层304以使半导体芯片205可以与外部端子相连接。在如图4I所示的步骤中，去除阻挡图案303。
在如图4J所示的步骤中，形成覆盖绝缘层301和导电层103的阻焊剂层并使其形成图案，形成暴露出金属镀层304的开口部分；据此形成阻焊剂层305。
接着，在如图4K所示的步骤中，通过例如软研磨片抛光方法去除核心基板201。
如上所述，在第1实施例的芯片集成基板中，在如图4K和图4C所示的步骤中，去除了核心基板101和201，从而使芯片集成基板更薄。核心基板101和201可以被去除的一个理由如下。绝缘层(电介质中间层)是通过结合步骤形成的单层结构，所以可以抑制绝缘层的弯曲，并且即使作为支持层的核心基板被去除也可以抑制弯曲。另外，在形成芯片集成基板的步骤中，由于在对绝缘层进行热固化的加热时、在绝缘层的两侧提供了由相同材料构成的核心基板，所以避免了热膨胀系数的失配。而且，必要时可以使用具有上述2个核心基板的结构；还可以使用具有核心基板101或核心基板201的结构。
接着，在如图4L所示的步骤中，例如与如图4G～4I所示的步骤类似，在从导电层103延伸过来的栓形连线108的末端上形成由Ni/Au构成的金属镀层306、以使半导体芯片206可以与外部端子相连接。据此，完成了芯片集成基板。
必要时还可以执行如图4M和4N的步骤。
在如图4M所示的步骤中，形成覆盖绝缘层301的阻焊剂层、并使其形成图案，形成暴露金属镀层306的开口部分。据此，形成阻焊剂层307。
例如在如图4N所示的步骤中，在金属镀层306上形成焊料球308。据此，实现一种可以容易地将半导体芯片205连接于所要连接的物体(例如主板)等上面的结构。
另外，在第1实施例的芯片集成基板的制造方法中，无需利用激光在绝缘层中形成通孔的所谓激光通孔工艺。因此，无需在激光通孔工艺之后的使用化学液体的去污工艺，从而可以获得简化了形成芯片集成基板的制造步骤并降低了制造成本的效果。
另外，在现有技术中，当通过层叠形成连线和绝缘层时，在某些情况下会发生在由例如树脂材料构成的绝缘层和由金属镀层构成的连线之间的附着性弱的问题。另一方面，根据第1实施例的制造方法，由于绝缘层和连线是通过压力结合的，通过覆盖金属镀层而形成的连线与绝缘层之间的附着强度大于现有技术的情况，可以获得抑制连线与绝缘层的分离、改善连线结构的可靠性的效果。
第2实施例
本发明的芯片集成基板的制造方法并不限于上述第1实施例，还可以对上述第1实施例进行修改和变化。下面参照图5A～5F、6A～6D、7A和7B，用下述过程具体说明本发明的第2实施例的芯片集成基板的制造方法。在以下附图中，与第1实施例中相同的部分用相同的符号标记并省略其说明。并且，下面的说明中未提及的部分与第1
实施例的说明相同。
首先，图5A～5F所示为在核心基板上形成连线结构的方法的示意图。
图5A所示的步骤与图2A所示的步骤相同。接着，在如图5B所示的步骤中，在导电层103上形成阻挡层104并使其形成图案，通过覆盖金属镀层在阻挡层104的开口部分形成由例如Cu构成的栓形连线105A；在如图5C所示的步骤中，去除阻挡层104。与第1实施例不同，在第2实施例中，用于在栓形连线和半导体芯片之间形成良好的电连接的焊料层106的结构形成在半导体芯片的一侧。这将在稍后进行说明。
然后，在图5D的步骤中，形成阻挡层107并使其形成图案。通过金属涂镀在阻挡层107的开口部分形成由例如Cu构成、将连接到导电层103的栓形连线108。随后，在如图5E所示的步骤中去除阻挡层107。
在第2实施例中，在图5F的步骤中通过施加底层填料形成绝缘层300A，使底层填料覆盖由栓形连线105A和108所构成的连线结构。在后续步骤中将核心基板结合在一起后，绝缘层300A填充连线结构与半导体芯片之间的空间，起到电介质中间层的作用。如上所述，使绝缘层成为电介质中间层的形成方法是可以改变的。
通过上述步骤，形成了连线结构形成基板100A。
另一方面，通过图6A～6D的步骤形成配置有半导体芯片的半导体芯片配置基板。
图6A的步骤与图3A所示的步骤相同。接着，在图6B的步骤中，在核心基板201上形成芯片高度调整层202A，用于调整在后续步骤中配置的半导体芯片的配置高度。芯片高度调整层202A对应于图3B中的芯片高度调整层202；但在第2实施例中，使用芯片粘贴薄膜(die-attach film)作为芯片高度调整层202A。如上所述，可以使用各种材料作为芯片高度调整层202A。
然后，在图6C所示的步骤中，将包括芯片主体203和在芯片主体203上形成的电极压焊盘204的半导体芯片205设置在芯片高度调整层202A上。在此情况下，如果电极压焊盘204具有包括通过例如铝的锌酸盐材料形成的Ni突起电极的结构，可以形成良好的电连接，因此是优选的。另外，在第2实施例中，还在电极压焊盘204上形成由例如Au构成的金属镀层206。
另外，在图6D的步骤中，在金属镀层206上形成由例如Au构成的突起电极207。在后续的核心基板的结合步骤中，突起电极207因在栓形连线105A与半导体芯片205的电极压焊盘204之间受到挤压而变形。这样，突起电极207通过变形来起到在栓形连线105A与电极压焊盘204之间形成良好的电连接的作用。
通过上述步骤，形成了具有隔着芯片高度调整层202A将半导体芯片205配置在核心基板201上的结构的半导体芯片配置基板200A。
然后，在图7A和7B的步骤中，将连线结构形成基板100A和半导体芯片配置基板200A结合在一起；并根据需要进一步执行各种步骤，来完成芯片集成基板。
在图7A所示的步骤中，通过与实施例1所示的步骤相似的步骤，将连线结构形成基板100与A半导体芯片配置基板200A结合在一起。在此情况下，对金属镀层206上的突起电极207和栓形连线105A施压，突起电极207变形，从而在电极压焊盘204与栓形连线105A之间建立电连接。
另外，在将连线结构形成基板100A与半导体芯片配置基板200A结合后，如图7B所示，绝缘层300A形成为包围半导体芯片205和连线结构的电介质中间层。在此情况下，与第1实施例类似，栓形连线108从导电层103伸出的末端与核心基板201相接合。
另外，在图7B的步骤之后与第1实施例中的图4B的步骤之后的步骤一样的步骤(未图示)中，形成芯片集成基板。
另外，上述材料是本发明的实施方式中的例子，本发明的材料并不限于上述材料，还可以使用其它各种材料；而且，连线结构的形状也可以改变。
根据本发明的实施方式，可以以低成本提供芯片集成基板的制造方法。
另外，本发明并不限于上述实施方式，还可以进行各种变化而不超出本发明的范围。
本发明以向日本特许厅提交的申请日为2004年12月7日、申请号为特愿2004-354172号的日本专利申请为优先权基础，并在此引用其全文。

Claims (12)

1.一种集成了半导体芯片(205)的芯片集成基板的制造方法，其特征在于，包括以下步骤：
第1步骤，在第1核心基板(101)上形成用于与所述半导体芯片(205)相连接的连线结构；
第2步骤，将所述半导体芯片(205)配置在第2核心基板(201)上；和
第3步骤，将形成有所述连线结构的所述第1核心基板(101)结合在设置有所述半导体芯片(205)的所述第2核心基板(201)上。
2.如权利要求1所述的芯片集成基板的制造方法，其特征在于，还包括在所述第3步骤之后去除第1核心基板(101)的步骤。
3.如权利要求1或2所述的芯片集成基板的制造方法，其特征在于，还包括在所述第3步骤之后去除第2核心基板(201)的步骤。
4.如权利要求1～3中任一项所述的芯片集成基板的制造方法，其特征在于，所述第1步骤包括在所述第1核心基板(101)上形成导电层(102、103)的步骤和形成与所述导电层(103)相连接的多个栓形连线(105、108)的步骤。
5.如权利要求4所述的芯片集成基板的制造方法，其特征在于，在所述第3步骤中，将所述半导体芯片(205)的电极压焊盘(204)与所述多个(105、108)中的栓形连线(105)压接在一起并形成电连接。
6.如权利要求5所述的芯片集成基板的制造方法，其特征在于，在所述电极压焊盘(204)和所述栓形连线(105、105A)之间形成焊料层(106)或突起电极(207)。
7.如权利要求5所述的芯片集成基板的制造方法，其特征在于，所述多个栓形连线包括被所述电极压焊盘(204)所压着的第1栓形连线(105)和高度大于所述第1栓形连线(105、105A)的第2栓形连线(108)。
8.如权利要求4～7中任一项所述的芯片集成基板的制造方法，其特征在于，所述第3步骤之后还包括对所述导电层(103)实施形成图案的步骤。
9.如权利要求1～8中任一项所述的芯片集成基板的制造方法，其特征在于，在所述第3步骤之前还包括在所述第1核心基板(101)或所述第2核心基板(201)上层叠绝缘层(300)的步骤。
10.如权利要求1～8中任一项所述的芯片集成基板的制造方法，其特征在于，在所述第3步骤之前还包括在所述第1核心基板(101)上涂覆底层填料涂层的步骤。
11.如权利要求1～10中任一项所述的芯片集成基板的制造方法，其特征在于，隔着芯片高度调整层(202、202A)将所述半导体芯片(205)配置在所述第2核心基板(201)上。
12.如权利要求1～11中任一项所述的芯片集成基板的制造方法，其特征在于，还包括为了将上述连线结构与外部端子电连接而在所述导电层(103)上形成第1端子连接部分(304)、和经过金属镀层(306)在第2栓形连线(108)上形成第2端子连接部分(308)的步骤。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101983429A (zh) * 2008-03-31 2011-03-02 国立大学法人九州工业大学 布线用电子部件及其制造方法
CN103594440A (zh) * 2012-08-15 2014-02-19 财团法人工业技术研究院 半导体基板
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
CN104134641A (zh) * 2013-05-03 2014-11-05 矽品精密工业股份有限公司 半导体封装件及其制法
US9343393B2 (en) 2012-08-15 2016-05-17 Industrial Technology Research Institute Semiconductor substrate assembly with embedded resistance element

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP5009576B2 (ja) * 2006-09-19 2012-08-22 新光電気工業株式会社 半導体装置の製造方法
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
US7772104B2 (en) * 2007-02-02 2010-08-10 Freescale Semiconductor, Inc. Dynamic pad size to reduce solder fatigue
JP5601751B2 (ja) * 2007-04-26 2014-10-08 スパンション エルエルシー 半導体装置
US7799612B2 (en) * 2007-06-25 2010-09-21 Spansion Llc Process applying die attach film to singulated die
JP2009094457A (ja) * 2007-09-18 2009-04-30 Olympus Corp 積層実装構造体及び積層実装構造体の製造方法
JP5690466B2 (ja) * 2008-01-31 2015-03-25 インヴェンサス・コーポレイション 半導体チップパッケージの製造方法
FR2932004B1 (fr) * 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
US8704350B2 (en) 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
JP4972633B2 (ja) * 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
KR101924458B1 (ko) * 2012-08-22 2018-12-03 해성디에스 주식회사 전자 칩이 내장된 회로기판의 제조 방법
JP6256741B2 (ja) * 2013-09-18 2018-01-10 日立化成株式会社 半導体素子搭載用パッケージ基板
US9275975B2 (en) * 2014-03-28 2016-03-01 Intel Corporation Electronic package and method of connecting a first die to a second die to form an electronic package
US9663357B2 (en) * 2015-07-15 2017-05-30 Texas Instruments Incorporated Open cavity package using chip-embedding technology
US10256213B2 (en) * 2015-12-10 2019-04-09 Intel Corporation Reduced-height electronic memory system and method
JP6693441B2 (ja) * 2017-02-27 2020-05-13 オムロン株式会社 電子装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170921A (ja) 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP3615206B2 (ja) * 2001-11-15 2005-02-02 富士通株式会社 半導体装置の製造方法
WO2003085739A1 (fr) * 2002-04-05 2003-10-16 Murata Manufacturing Co., Ltd. Module de circuits et procede permettant de produire ce module
JP3924315B2 (ja) 2002-06-27 2007-06-06 古河電気工業株式会社 積層型ジョイントコネクタ
JP3920195B2 (ja) 2002-11-11 2007-05-30 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2004311788A (ja) 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
JP4208631B2 (ja) 2003-04-17 2009-01-14 日本ミクロン株式会社 半導体装置の製造方法
JP2004354172A (ja) 2003-05-28 2004-12-16 Tdk Corp 赤外線温度センサ
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101983429A (zh) * 2008-03-31 2011-03-02 国立大学法人九州工业大学 布线用电子部件及其制造方法
CN103594440A (zh) * 2012-08-15 2014-02-19 财团法人工业技术研究院 半导体基板
CN103594440B (zh) * 2012-08-15 2016-04-06 财团法人工业技术研究院 半导体基板
US9343393B2 (en) 2012-08-15 2016-05-17 Industrial Technology Research Institute Semiconductor substrate assembly with embedded resistance element
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
US9673181B2 (en) 2012-12-28 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US10269778B2 (en) 2012-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
CN104134641A (zh) * 2013-05-03 2014-11-05 矽品精密工业股份有限公司 半导体封装件及其制法

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