KR20060063654A - 칩 내장 기판의 제조 방법 - Google Patents

칩 내장 기판의 제조 방법 Download PDF

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KR20060063654A
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semiconductor chip
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wiring
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KR1020050104860A
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요시히로 마치다
다카하루 야마노
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신꼬오덴기 고교 가부시키가이샤
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Abstract

칩 내장 기판의 제조 방법이 개시된다. 제조 방법은 제 1 코어 기판상에 반도체 칩에 접속될 배선 구조를 형성하는 제 1 공정과, 제 2 코어 기판상에 반도체 칩을 배치하는 제 2 공정과, 배선 구조가 형성된 제 1 코어 기판을 반도체 칩이 배치된 제 2 코어 기판에 부착하는 제 3 공정을 포함한다. 또한, 제조 방법은 제 3 공정 후에 제 1 코어 기판을 제거하는 공정과, 제 3 공정 후에 제 2 코어 기판을 제거하는 공정을 더 포함한다.
배선 구조 형성 기판, 반도체 칩 배치 기판, 반도체 칩 내장 기판

Description

칩 내장 기판의 제조 방법{MANUFACTURING METHOD OF CHIP INTEGRATED SUBSTRATE}
도 1a는 본 발명의 제 1 실시예에 따른 칩 내장 기판의 개략 단면도.
도 1b는 본 발명의 제 1 실시예에 따른 칩 내장 기판의 변형예의 개략 단면도.
도 2a는 제 1 실시예에 따른 배선 구조를 형성하는 제 1 공정을 설명하는 도면.
도 2b는 제 1 실시예에 따른 배선 구조를 형성하는 제 2 공정을 설명하는 도면.
도 2c는 제 1 실시예에 따른 배선 구조를 형성하는 제 3 공정을 설명하는 도면.
도 2d는 제 1 실시예에 따른 배선 구조를 형성하는 제 4 공정을 설명하는 도면.
도 2e는 제 1 실시예에 따른 배선 구조를 형성하는 제 5 공정을 설명하는 도면.
도 2f는 제 1 실시예에 따른 배선 구조를 형성하는 제 6 공정을 설명하는 도면.
도 3a는 제 1 실시예에 따른 칩 배치 기판을 형성하는 제 1 공정을 설명하는 도면.
도 3b는 제 1 실시예에 따른 칩 배치 기판을 형성하는 제 2 공정을 설명하는 도면.
도 3c는 제 1 실시예에 따른 칩 배치 기판을 형성하는 제 3 공정을 설명하는 도면.
도 4a는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 1 공정을 설명하는 도면.
도 4b는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 2 공정을 설명하는 도면.
도 4c는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 3 공정을 설명하는 도면.
도 4d는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 4 공정을 설명하는 도면.
도 4e는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 5 공정을 설명하는 도면.
도 4f는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 6 공정을 설명하는 도면.
도 4g는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 7 공정을 설명하는 도면.
도 4h는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 8 공정을 설명하는 도면.
도 4i는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 9 공정을 설명하는 도면.
도 4j는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 10 공정을 설명하는 도면.
도 4k는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 11 공정을 설명하는 도면.
도 4l는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 12 공정을 설명하는 도면.
도 4m는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 13 공정을 설명하는 도면.
도 4n는 제 1 실시예에 따른 칩 내장 기판을 형성하는 제 14 공정을 설명하는 도면.
도 5a는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 1 공정을 설명하는 도면.
도 5b는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 2 공정을 설명하는 도면.
도 5c는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 3 공정을 설명하는 도면.
도 5d는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 4 공정을 설명하는 도면.
도 5e는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 5 공정을 설명하는 도면.
도 5f는 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 제 6 공정을 설명하는 도면.
도 6a는 본 발명의 제 2 실시예에 따른 칩 배치 기판을 형성하는 제 1 공정을 설명하는 도면.
도 6b는 본 발명의 제 2 실시예에 따른 칩 배치 기판을 형성하는 제 2 공정을 설명하는 도면.
도 6c는 본 발명의 제 2 실시예에 따른 칩 배치 기판을 형성하는 제 3 공정을 설명하는 도면.
도 6d는 본 발명의 제 2 실시예에 따른 칩 배치 기판을 형성하는 제 4 공정을 설명하는 도면.
도 7a는 본 발명의 제 2 실시예에 따른 칩 내장 기판을 형성하는 제 1 공정을 설명하는 도면.
도 7b는 본 발명의 제 2 실시예에 따른 칩 내장 기판을 형성하는 제 2 공정을 설명하는 도면.
※도면의 주요 부분에 대한 부호의 설명※
10, 10A: 칩 내장 기판
100: 배선 구조 형성 기판
101: 코어 기판
102, 103: Cu층
104: 레지스트층
105, 105A: 플러그 배선
13, 106: 땜납층
107: 레지스트층
15, 18, 108: 플러그 배선
200: 칩 배치 기판
201: 코어 기판
202, 202A: 조정층
11, 203: 반도체 칩
12, 204: 전극 패드
16, 20, 205: 도금층
17: 배선부
206: 스터드 범프
14, 300, 301, 301A: 절연층
302, 303: 레지스트 패턴
16, 20, 304: 도금층
19, 22, 305: 솔더-레지스트층
306: 도금층
307: 솔더 레지스트층
21, 308: 솔더 볼
본 발명은 반도체 칩이 기판에 내장된 칩 내장 기판의 제조 방법에 관한 것이다.
현재, 반도체 칩 등의 반도체 장치를 이용한 전자 기기의 고성능화가 진행되어 있고, 반도체 칩을 기판에 탑재하는 경우에, 고밀도 탑재가 요구된다. 또한, 반도체 칩이 탑재될 예비 영역을 갖는 소형 기판이 요구된다.
이러한 요건을 충족시키기 위해서, 기판에 반도체 칩이 매립되어 있는 소위 칩 내장 기판이 제안되어 있고, 반도체 칩을 기판에 내장하기 위한 각종 구조가 제안되어 있다.
예컨대, 칩 내장 기판을 형성하는 경우, 반도체 칩에 접속될 배선을 형성할 필요가 있다. 반도체 칩 위에 배선을 형성하는 방법으로서, 예컨대, 반도체 칩 위에 절연층을 형성하고, 필요에 따라 절연층을 다층으로 적층하고, 절연층 위에 배선을 형성하는 방법에 널리 사용된다.
이 경우, 예컨대, 반도체 칩 위에 배선을 형성할 때, 절연층을 관통하는 비어 배선을 형성할 필요가 있고, 예컨대, 레이저를 이용하여 비어홀을 형성하고, 비 어홀 내부에 비어 배선을 형성하는 방법이 있다(특허문헌 1 참조).
[특허문헌 1] 일본 공개특허 2004-165277호 공보(단락 0051, 도 5 참조)
그러나, 비어홀을 절연층에 형성할 때, 비어홀을 형성한 후의 후처리인 소위 디스미어(de-smear) 처리가 필요하다, 즉, 화학적 처리가 필요하게 되어서, 공정이 복잡해지고 비용이 증가한다는 문제점이 있다.
또한, 칩 내장 기판을 박형으로 형성하는 경우, 예컨대, 기판의 휨(bowing)이 발생하여 제조가 어려워지는 문제가 있다. 예컨대, 반도체 칩 위에 열 경화성 절연층을 적층하고 각각의 절연층에 열 경화 처리를 행하는 경우에, 다층 절연층의 응력이 누적되어서, 기판의 휨이 커지는 문제를 피할 수 없고, 박형 기판을 제조하는데 한계가 있다.
본 발명은 종래 기술의 한계점 및 단점에 의해서 야기되는 하나 이상의 문제점을 실질적으로 방지하는 새롭고 유용한 칩 내장 반도체의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 특징 및 장점은 후술하는 상세한 설명에서 언급되며, 후술하는 상세한 설명 및 첨부 도면으로부터 명백해지고, 후술하는 설명에서 제공되는 교시에 따라 본 발명을 실시할 수 있을 것이다. 본 발명의 다른 특징 및 장점뿐만 아니라 목적은 당업자가 본 발명을 실시할 수 있도록 명료하고 정확한 용어로 명세서에 기술되어 있는 칩 내장 기판의 제조 방법에 의해서 구현되고 얻어질 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 태양에 따르면, 반도체 칩이 내장된 칩 내장 기판의 제조 방법이 제공된다. 상기 방법은 제 1 코어 기판상에 반도체 칩에 접속될 배선 구조를 형성하는 제 1 공정과, 제 2 코어 기판상에 반도체 칩을 배치하는 제 2 공정과, 배선 구조가 형성된 제 1 코어 기판을 반도체 칩이 배치된 제 2 코어 기판에 부착하는 제 3 공정을 포함한다.
본 발명의 제조 방법에 따르면, 저비용으로 박형화한 칩 내장 기판을 제조할 수 있다.
또한, 상기 제조 방법은 제 3 공정 후에 제 1 코어 기판을 제거하는 공정을 더 포함하는 경우, 칩 내장 기판을 더 박형화할 수 있다.
또한, 상기 제조 방법은 제 3 공정 후에 제 2 코어 기판을 제거하는 공정을 더 포함하는 경우, 칩 내장 기판을 더욱더 박형화할 수 있다.
또한, 제 1 공정이 제 1 코어 기판상에 도전층을 형성하는 공정과 도전층 중의 일 도전층의 대응 부분에 접속되는 복수의 플러그 배선을 형성하는 공정을 더 포함하는 경우, 배선 구조를 단순한 방법에 의해 형성할 수 있다.
또한, 제 3 공정에서, 반도체 칩의 전극 패드와, 복수의 플러그 배선 중의 일 배선을 서로 압착하여 전기적으로 접속하는 경우, 배선 구조와 반도체 칩을 단순한 방법으로 부착할 수 있다.
또한, 땜납층 또는 스터드 범프를 전극 패드와 복수의 플러그 배선 중의 일 배선의 대응 부분 사이에 형성하는 경우, 전극 패드와 복수의 플러그 배선 중의 일 배선의 대응 부분 사이의 접속의 확실성을 향상시킬 수 있다.
또한, 복수의 플러그 배선이 전극 패드에 의해서 압착되는 제 1 플러그 배선과, 제 1 플러그 배선보다 높이가 높은 제 2 플러그 배선을 포함하기 때문에, 외부 단자로의 접속부가 양측에 형성된 칩 내장 기판을 단순한 방법으로 형성할 수 있다.
또한, 상기 제조 방법은 제 3 공정 후에, 도전층의 일 층을 패터닝하는 단계를 더 포함하기 때문에, 배선 구조를 단순한 방법에 의해서 형성할 수 있어서 바람직하다.
또한, 상기 제조 방법은 제 3 공정 이전에, 제 1 코어 기판 또는 제 2 코어 기판상에 절연층을 적층하는 공정을 더 포함하는 경우, 제 1 코어 기판과 제 2 코어 기판 사이에 절연층을 형성할 수 있다.
또한, 상기 제조 방법은 제 3 공정 이전에, 제 1 코어 기판상에 언더필재(underfill material)를 코팅으로서 도포하는 단계를 더 포함하는 경우, 반도체 칩과 배선 구조 사이에 언더필재를 충전할 수 있다.
또한, 반도체 칩을 칩 높이 조정층을 통하여 제 2 코어 기판상에 배치하는 경우, 외부 단자로의 접속부를 양측에 갖는 배선 구조를 쉽게 형성할 수 있어서 바람직하다.
또한, 상기 제조 방법은 배선 구조가 외부 단자에 전기적으로 접속되도록 하기 위해, 도전층 중의 일 도전층의 대응 부분에 제 1 단자 접속부를, 제 2 플러그 배선 상에 제 2 단자 접속부를 도금층을 통하여 형성하는 공정을 더 포함하는 경우, 칩 내장 기판을 그것의 양측으로부터 외측 단자에 접속할 수 있어서 바람직하 다.
본 발명에 따르면, 박형화한 칩 내장 기판의 제조 방법을 저비용으로 제공할 수 있다.
본 발명의 다른 목적 및 다른 특징은 첨부 도면을 참조한 후술하는 상세한 설명으로부터 명백해질 것이다.
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명한다.
[제 1 실시예]
도 1a는 본 발명의 제 1 실시예에 따라 반도체 칩을 기판에 내장한 칩 내장 기판의 개략 단면도이다.
도 1a에 도시된 바와 같이, 제 1 실시예에 따른 칩 내장 기판(10)은 예컨대, 폴리이미드 수지, 에폭시 수지 등의 수지로 이루어진 절연층(14) 내에 반도체 칩(11)이 매립된 구조를 갖는다. 반도체 칩(11) 상에 형성된 전극 패드(12) 위에는, 예컨대, Cu로 이루어진 플러그 배선(18)이 기립 상태로 형성되며, 전극 패드(12)와 플러그 배선(18) 사이의 양호한 전기 접속을 위해, 예컨대, 땜납층(13)이 형성된다. 또한, 양호한 전기적 접속을 위해서, 전극 패드(12)는 아연산 알루미늄 재료에 의해서 형성된 Ni를 포함할 수 있다.
또한, 플러그 배선(18)은 절연층(14) 위에 패터닝된 예컨대, Cu로 이루어진 배선(17)에 전기적으로 접속된다. 또한, 배선(17)은 절연층(14)에 그 절연층을 관통하도록 형성된 예컨대, Cu로 이루어진 플러그 배선(15)에 접속된다.
또한, 솔더 레지스트층(solder resist layer)(19)은 절연층(14)과 배선(17) 을 덮도록 형성되고, Ni/Au로 이루어진 도금층(20)은 외부 단자에 접속될 수 있는 방식으로 솔더 레지스트층(19)의 개구부에서 배선(17) 위에 형성된다.
또한, 절연층(14)을 관통하고 일 단부가 배선(17)에 접속되는 플러그 배선(15)의 타 단부에는, 외부 단자에 접속될 수 있도록 Ni/Au로 이루어진 도금층(16)이 형성된다.
상술한 바와 같이, 제 1 실시예에 따른 칩 내장 기판(10)에는, 반도체 칩(11)이 배선 구조를 통하여 외부 단자에 접속되게 하는 단자 접속부가 제 1 주면과 제 2 주면의 양면에 형성되어 있고, 즉, 칩 내장 기판(10)은 반도체 칩(11)이 기판의 양면에서 외부 단자에 접속될 수 있는 구조를 갖는다.
또한, 절연층(14)의 두께 T1은 예컨대, 약 70㎛이고, 솔더 레지스트층(19)의 두께 T2는 예컨대, 약 30㎛이며, 전체 두께, 즉, 제 1 실시예에 따른 칩 내장 기판(10)의 두께는 약 100㎛이며, 종래의 CSP(chip size package) 구조에 비하면 얇게 형성되어 있다. 즉, 제 1 실시예에 따른 칩 내장 기판(10)의 제조 방법에는 장점이 있다. 즉, 제 1 실시예에 따른 칩 내장 기판(10)의 제조 방법에서, 반도체 칩(11)에 접속되는 플러그 배선(15 및 18)과 같은 배선으로 이루어진 배선 구조는 반도체 칩(11)과 독립적으로 형성되어, 반도체 칩(11)에 접속된다.
따라서, 제 1 실시예에 따르면, 패키지 구조(칩 내장 기판)를 종래의 방법, 예컨대, 배선을 반도체 칩 상에 적층하여 형성하는 것에 비하여, 박형으로 형성할 수 있는 장점이 있다. 또한, 제조비가 줄어드는 효과가 있으며, 이것은 도 2a를 참조하여 나중에 상세히 설명한다.
또한, 도 1a에 도시된 칩 내장 기판(10)은 예컨대, 도 1b에 도시된 칩 내장 기판(10A)으로 변형할 수 있다. 도 1b에서는 앞에 설명한 것과 동일한 부재에는 동일한 참조 부호를 부여하고, 그 설명은 생락한다.
도 1b에 도시된 바와 같이, 칩 내장 기판(10A)에서, 솔더 레지스트층(22)은 솔더 레지스트층(19)이 형성된 절연층(14)의 반대측에 형성된다. 또한, 도금층(16)은 솔더 레지스트층(22)의 개구부에 형성되고, 솔더 범프(21)는 도금층(16) 상에 형성된다. 이와 같이, 필요에 따라, 단자 접속부 및 배선 접속 구조를 적절히 변경할 수 있다.
다음으로, 제 1 실시예에 따른 칩 내장 기판의 제조 방법을 상세히 설명한다.
제 1 실시예에 따른 칩 내장 기판의 제조 방법의 개략은 다음과 같다. 먼저, 반도체 칩에 접속되는 플러그 배선 등의 배선 구조를 코어 기판에 형성한다. 한편, 반도체 칩을 다른 코어 기판상에 탑재한다. 또한, 코어 기판상의 배선 구조와 다른 코어 기판상의 반도체 칩이 서로 대면하도록 양 코어 기판을 부착한다. 이와 같이, 배선 구조와 반도체 칩이 부착된다. 그 후, 양 코어 기판을 제거한다.
따라서, 종래의 것과 비교하여, 칩 내장 기판을 박형으로 형성할 수 있다. 또한, 종래의 방법에서 사용되는 레이저에 의해 형성되는 비어홀이 필요 없어서, 칩 내장 기판을 저비용으로 제조할 수 있다.
다음으로, 도 2a 내지 도 2f, 도 3a 내지 도 3c, 및 도 4a 내지 도 4n을 참조하여, 제 1 실시예에 따른 칩 내장 기판을 다음과 같은 공정을 이용하여 상세히 설명한다.
먼저, 도 2a 내지 2f는 코어 기판상에 배선 구조를 형성하는 방법을 도시하는 도면이다.
도 2a에 도시된 바와 같이, 먼저, 예컨대, Cu로 이루어진 도전층(103)을 예컨대, 수지 재료로 이루어진 코어 기판(101) 상에 도금에 의해 형성한다. 이 경우, 예컨대, Cu 호일(foil)로 된 Cu 박막으로 이루어진 도전층(102)을 미리 형성하는 경우, 도전층(103)을 전해 도금에 의해 도전층(102) 상에 용이하게 형성할 수 있어서 바람직하다.
다음으로, 도 2b에 도시된 공정에서, 레지스트층(104)을 도전층(103) 상에 형성하고, 그 레지스트층(104)을 패터닝한 후, 도전층(103)에 전기적으로 접속될 예컨대, Cu로 이루어진 플러그 배선(105)을 레지스트층(104)의 개구부에 도금에 의해 형성한다. 이 경우, 플러그 배선(105)이 나중에 압착에 의해 반도체 칩의 전극 패드에 전기적으로 접속되기 때문에, 도 2c에 도시된 바와 같이, 땜납층(106)을 예컨대, 인쇄법을 사용하여 플러그 배선(105) 상에 형성하는 경우, 플러그 배선(105)과 전극 패드 사이의 전기 접속이 우수해져서 바람직하다.
다음으로, 도 2d에 도시된 공정에서 레지스트층(104)을 제거한 후, 도 2e에 도시된 공정에서 레지스트층(107)을 형성하고, 그 레지스트층(107)을 패터닝한 후, 도전층(103)에 전기적으로 접속될 예컨대, Cu로 이루어진 플러그 배선(108)을 도금에 의해 레지스트층(107)의 개구부에 형성한다. 이 경우, 플러그 배선(108)은 플러그 배선(105)의 높이보다 높게 형성된다. 이는 다음과 같은 이유 때문이다. 즉 , 나중의 공정에서, 플러그 배선(105)은 반도체 칩의 전극 패드에 접속되지만, 플러그 배선(108)은 칩 내장 기판의 반도체 칩이 매립되는 절연층을 관통하도록 형성되기 때문이다.
다음으로, 도 2f에 도시된 공정에서, 레지스트층(107)을 제거하고, 플러그 배선(105 및 108)을 포함하는 배선 구조가 형성되어 있는 배선 구조 형성 기판(100)을 형성한다.
한편, 반도체 칩이 기판상에 형성되어 있는 반도체 칩 배치 기판을 도 3a 내지 3c에 도시된 바와 같은 공정에서 형성한다.
먼저, 도 3a에 도시된 공정에서, 예컨대, 수지 재료로 이루어진 코어 기판(201)을 준비한다.
다음으로, 도 3b에 도시된 공정에서, 나중의 공정에서 배치될 반도체 칩의 배치 높이를 조정하기 위하여, 칩 높이 조정층(202)을 코어 기판(201) 상에 형성한다. 나중의 공정에서 배선 구조와 반도체 칩을 부착할 때, 땜납층(106)이 반도체 칩에 확실히 압착되고, 플러그 배선(108)이 반도체 칩을 포함하는 절연층을 관통하도록 하는 위치 관계를 가지므로, 칩 높이 조정층(202)은 반도체 칩의 높이를 조정한다. 즉, 나중의 부착 공정에서, 플러그 배선(105)과 땜납층(106)을 통하여 반도체 칩에 압력을 인가할 때, 칩 높이 조정층(202)은 압착되어 적절히 변형되고, 플러그 배선(108)은 땜납층(106)과 반도체 칩이 전기 접속을 유지하는 동안에 절연층을 관통하도록 적절히 위치된다.
칩 높이 조정층(202)은 예컨대, 에폭시 수지, 폴리이미드 수지 등의 절연 재 료로 이루어질 수 있고, 적절히 탄성 변형될 수 있는 재료가 바람직하다.
다음으로, 도 3c에 도시된 공정에서, 칩 본체(203)와 그 칩 본체(203) 상에 형성된 전극 패드(204)를 포함하는 반도체 칩(205)이 칩 높이 조정층(202) 상에 배치된다. 이 경우, 전극 패드(204)가 예컨대, 아연산 알루미늄 재료로 형성된 Ni 범프를 포함하는 구조를 갖는 경우, 전기 접속이 양호해지므로 바람직하다. 상술한 공정에 의해서, 반도체 칩이 칩 높이 조정층(202)을 통하여 코어 기판(201) 상에 배치되는 구조를 갖는 반도체 칩 배치 기판(200)이 형성된다.
다음으로, 도 4a 내지 도 4n에 도시된 공정에서, 배선 구조 형성 기판(100)과 반도체 칩 배치 기판(200)을 부착하고, 필요한 경우 각종 처리를 수행하여, 칩 내장 기판을 완성한다.
먼저, 도 4a에 도시된 공정에서, 배선 구조 형성 기판(100)과 반도체 칩 배치 기판(200)이 부착된다. 이 경우, 배선 구조 형성 기판(100)과 반도체 칩 배치 기판(200)은 플러그 배선(105 및 108)을 포함하는 배선 구조가 전극 패드(204)를 포함하는 반도체 칩(205)을 대면하는 방식으로 부착되어 가압 된다. 이 경우, 전극 패드(204)가 압착에 의해 플러그 배선(105)에 접속된다. 구체적으로, 전극 패드(204)의 Ni 범프와 플러그 배선(105)의 땜납층(106)이 서로 압착되고, 수지 열 경화처리시 땜납이 용융하여, 전극 패드(204)의 Ni 범프와 플러그 배선(105)의 땜납층(106)이 접속된다.
또한, 배선 구조 형성 기판(100)과 반도체 칩 배치 기판(200)의 부착 이전에, 예컨대, 에폭시 수지나 폴리이미드 수지로 이루어진 필름 형상의 절연층(300) 이 코어 기판(101) 위의 배선 구조와 코어 기판(201) 위의 반도체 칩(205)을 덮는 방식으로 적층되는 것이 바람직하다. 이 경우, 배선 구조와 반도체 칩(205) 사이의 공간은 절연층(300)으로 충전되고, 그 후 절연층(300)은 소위 층간 절연층으로 기능을 한다.
부착 후에, 도 4b에 도시된 바와 같이, 절연층(300)과 칩 높이 조정층(202)이 일체화되어 절연층(301)을 형성하고, 반도체 칩(205)과 배선 구조를 둘러싸는 층간 절연층이 된다. 따라서, 절연층(300)과 칩 높이 조정층(202)은 동일한 재료로 형성하는 것이 바람직하다. 이 경우, 도전층(103)으로부터 연장하는 플러그 배선(108)의 단부는 코어 기판(201)과 계합(係合)하도록 형성된다.
또한, 절연층(301)은 예컨대, 열경화성 수지 등의 경화성 수지를 이용하여 형성하는 것이 바람직하며, 절연층(301)은 도 4b에 도시된 공정 후에 적합한 공정에서 열처리에 의해 경화시키는 것이 바람직하다. 이 경우, 부착에 의해 제 1 실시예에 따른 칩 내장 기판을 형성하므로, 절연층은 단일층이 되고, 열경화 처리에 의해서 야기되는 휨이 작다는 장점을 갖는다. 예컨대, 다층을 적층하여 절연층(301)을 형성하는 경우에는, 복수의 열처리 공정이 필요하고, 일부의 경우에는, 기판의 휨이 커지게 된다. 그러나, 제 1 실시예에 따른 방법에 의하며, 이러한 문제는 피할 수 있고, 종래와 비교하여 그 구조가 단순해지고, 열처리에 의해서 야기되는 휨을 억제할 수 있다.
다음으로, 도 4c에 도시된 공정에서 예컨대, 버프(buff) 연마법에 의해 코어 기판(101)을 제거한다. 이 경우, 도전층(102) 또한 제거되고, 도전층(103)을 연마 하여, 도전층(103)의 두께를 필요한 두께로 조정한다.
다음으로, 도 4d에 도시된 공정에서, 연마된 도전층(103) 상에 레지스트층을 형성하고, 그 레지스트층을 패터닝하여, 레지스트 패턴(302)을 형성한다.
다음으로, 도 4e에 도시된 공정에서, 레지스트 패턴(302)에 의해 덮여지지 않은 도전층(103)의 일부를 에칭에 의해 제거하고, 도 4f에 도시된 공정에서, 레지스트 패턴(302)을 제거한다. 상술한 공정에 의해서, 반도체 칩(205)으로부터 플러그 배선(105)에, 또한 도전층(103)을 통하여 플러그 배선(108)에 접속되는 배선이 형성된다.
다음으로, 도 4g에 도시된 공정에서, 절연층(301)과 도전층(103)을 덮도록 레지스트층을 형성하고, 이 레지스트층을 패터닝하여, 도전층(103)의 적절한 위치에 개구부를 갖는 레지스트 패턴(303)을 형성한다. 다음으로, 도 4h에 도시된 공정에서, 반도체 칩(205)이 외부 단자에 접속될 수 있도록 예컨대, Ni/Au로 이루어진 도금층(304)을 개구부에 형성하고, 도 4i에 도시된 공정에서 레지스트 패턴(303)을 제거한다.
다음으로, 도 4j에 도시된 공정에서, 절연층(301) 및 도전층(103)을 덮도록 솔더 레지스트층을 형성하고, 이 솔더 레지스트층을 패터닝하여, 도금층(304)을 노출시키는 개구부를 형성하여, 솔더 레지스트층(305)을 형성한다.
다음으로, 도 4k에 도시된 공정에서, 예컨대, 버프 연마법에 의해서 코어 기판(201)을 제거한다.
상술한 바와 같이, 제 1 실시예에 따른 칩 내장 기판에서는, 도 4k 및 도 4c 에 도시된 공정에서, 코어 기판(101 및 201)을 제거함으로써, 칩 내장 기판을 박형으로 할 수 있다. 코어 기판(101 및 201)을 제거할 수 있는 이유중의 하나는 다음과 같다. 절연층(층간 절연층)은 부착 공정에 의해서 형성되는 단일층이므로, 절연층의 휨이 억제되며, 그러한 휨은 지지층인 코어 기판을 제거하는 경우에도 억제할 수 있기 때문이다. 또한, 칩 내장 기판을 형성하는 공정에서, 절연층을 열경화시킬 때, 절연층의 양측에 동일 재료로 이루어진 코어 기판이 제공되므로, 열 팽창 계수의 부정합(不整合)을 피할 수 있다. 또한, 필요에 따라, 양 코어 기판을 갖는 구조로 할 수도 있고, 코어 기판(101) 또는 코어 기판(201)의 어느 하나를 갖는 구조로 할 수도 있다.
다음으로, 도 4l에 도시된 공정에서는, 예컨대, 도 4g 내지 도 4i에 도시된 공정과 유사하게, 반도체 칩(205)이 외부 단자에 접속될 수 있도록 예컨대, Ni/Au로 이루어진 도금층(306)이 도전층(103)으로부터 떨어져서 연장하는 단부에서 플러그 배선(108) 상에 형성된다. 이와 같이 하여, 칩 내장 기판을 완성한다.
필요한 경우, 도 4m 및 도 4n에 도시한 공정을 실행한다.
도 4m에 도시된 공정에서, 절연층(301)을 덮도록 솔더 레지스트층을 형성하고, 이 솔더 레지스트층을 패터닝하여, 도금층(306)을 노출시키도록 개구부를 형성한다. 이것에 의해, 솔더 레지스트층(307)이 형성된다.
도 4n에 도시된 공정에서, 예컨대, 도금층(306) 상에 솔더볼(solder ball)(308)을 형성한다. 이것에 의해, 반도체 칩(205)을 접속 대상, 예컨대, 마더 보드 등에 용이하게 접속할 수 있는 구조를 실현할 수 있다.
또한, 제 1 실시예에 따른 칩 내장 기판의 제조 방법에서, 레이저를 사용하여 절연층에 비어홀을 형성하는 소위 레이저 비어 공정은 필요 없다. 따라서, 레이저 비어 공정 후의 액체 화학 물질을 이용한 디스미어 처리는 필요 없고, 칩 내장 기판을 형성하기 위한 제조 공정이 단순해지고, 제조비용이 줄어드는 효과를 얻을 수 있다.
또한, 종래의 기술에서, 배선 및 절연층을 적층에 의해서 형성하는 경우에는, 일부의 경우에서, 예컨대, 수지 재료로 이루어진 절연층과 도금에 의해서 형성된 배선 사이의 밀착성이 약해지는 문제가 있다. 한편, 제 1 실시예의 제조 방법에 따라서, 절연층 및 배선은 가압에 의해 부착되므로, 도금법에 의해서 형성된 배선과 절연층 사이의 밀착력이 종래 기술에 비하여 커지며, 배선과 절연층의 분리가 억제되며, 배선 구조의 신뢰성이 향상되는 효과가 얻어진다.
[제 2 실시예]
본 발명에 따른 칩 내장 기판의 제조 방법은 상술한 제 1 실시예에 한정되지 않고, 제 1 실시예에 변형 및 수정이 이루어질 수 있다. 다음으로, 도 5a 내지 도 5f, 도 6a 내지 6d, 도 7a 및 7b를 참조하여, 제 2 실시예에 따른 칩 내장 기판의 제조 방법을 이하의 공정을 이용하여 상세히 설명한다. 후술하는 도면에 있어서, 제 1 실시예에서 설명한 각각의 요소는 동일한 참조 부호를 부여하고, 그 설명은 생략한다. 또한, 이하에 있어서, 특정 설명이 이루어지지 않는 부위는 제 1 실시예서의 것과 동일한 것으로 한다.
먼저, 도 5a 내지 5f는 코어 기판상에 배선 구조를 형성하는 방법을 설명하 는 도면이다.
도 5a에 도시된 방법은 도 2a에 도시된 것과 동일한 공정이다. 다음으로, 도 5b에 도시된 공정에서, 레지스트층(104)을 도전층(103) 상에 형성하고, 이 레지스트층(104)을 패터닝하고, 예컨대, Cu로 이루어진 플러그 배선(105A)을 도금에 의해 레지스트층(104)의 개구부에 형성하고, 도 5c에 도시된 공정에서, 레지스트층(104)을 제거한다. 제 2 실시예에서는 제 1 실시예와 달리 플러그 배선(105A) 상에 땜납층을 형성하지 않는다. 제 2 실시예에서, 플러그 배선과 반도체 칩 사이의 전기 접속이 양호하게 이루어지는 제 1 실시예의 땜납층(106)에 대응하는 구조를 후술하는 바와 같이, 반도체 칩 측에 형성한다.
다음으로, 도 5d에 도시된 공정에서, 레지스트층(107)을 형성하고, 이 레지스트층(107)을 패터닝한다. 도전층(103)에 전기 접속될 예컨대, Cu로 이루어지는 플러그 배선(108)을 도금에 의해 레지스트층(107)의 개구부에 형성한다. 그 후, 도 5e에 도시된 공정에서, 레지스트층을 제거한다.
제 2 실시예에서는, 도 5f에 도시된 공정에서, 플러그 배선(105A 및 108) 등으로 이루어진 배선 구조를 언더필재로 덮는 방식으로, 그 언더필재를 도포하여 절연층(300A)을 형성한다. 절연층(300A)은, 후술하는 공정에서 코어 기판을 부착한 후에, 배선과 반도체 칩 사이의 공간을 충전하는 층간 절연층으로서 기능을 한다. 상술한 바와 같이, 층간 절연층이 되는 절연층의 형성 방법을 변경할 수 있다.
상술한 공정에서, 배선 구조 형성 기판(100A)이 형성된다.
한편, 반도체 칩이 배치되어 있는 반도체 칩 배치 기판은 도 6a 내지 도 6d 에 도시된 공정에 의해 형성된다.
먼저, 도 6a에 도시된 공정은 도 3a에 도시된 공정과 동일한 것이다. 다음으로, 도 6b에 도시된 공정에서, 후술하는 공정에서 배치되는 반도체 칩의 높이를 조정하기 위해서, 칩 높이 조정층(202A)을 코어 기판(201) 상에 형성한다. 칩 높이 조정층(202A)은 제 1 실시예의 도 3b에 도시된 칩 높이 조정층(202)에 대응하지만, 제 2 실시예에서는, 칩 높이 조정층(202A)으로서, 예컨대, 다이 어태치(die-attach) 막을 사용한다. 상술한 바와 같이, 칩 높이 조정층(202A)으로 각종 재료를 사용할 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 칩 본체(203)와 그 칩 본체(203) 상에 형성된 전극 패드(204)를 포함하는 반도체 칩(205)을 칩 높이 조정층(202A) 상에 배치한다. 이 경우에, 전극 패드(204)가 예컨대, 아연산 알루미늄 재료에 의해 형성된 Ni 범프를 포함하는 구조를 가질 때, 전기적 접속이 양호해져서 바람직하다. 또한, 제 2 실시예에서, 예컨대 Au로 이루어진 도금층(206)을 전극 패드(204) 상에 형성한다.
또한, 도 6d에 도시된 공정에서, 예컨대 Au로 이루어진 스터드 범프(207)를 도금층(206) 상에 형성한다. 스터드 범프(207)는, 후술하는 코어 기판 부착 공정에서, 반도체 칩(205)의 전극 패드(204)와 플러그 배선(105A) 사이에서 압착되어 변형된다. 따라서, 스퍼트 범프(207)는 플러그 배선(105A)과 전극 패드(204) 사이의 전기 접속을 상술한 변형에 의해서 양호하게 하는 기능을 갖는다.
상술한 공정에 의해서, 반도체 칩(205)이 칩 높이 조정층(202A)을 통하여 코 어 기판(201) 상에 배치되는 구조를 갖는 반도체 칩 배치 기판(200A)을 형성한다.
다음으로, 도 7a 및 도 7b에 도시된 공정에서, 배선 구조 형성 기판(100A)과 반도체 칩 배치 기판(200A)을 부착하고, 또한, 필요한 경우 각종 처리를 행하여 칩 내장 기판을 완성한다.
도 7a에 도시된 공정에서, 배선 구조 형성 기판(100A)과 반도체 칩 배치 기판(200A)은 제 1 실시예에 도시한 공정과 유사한 공정에 의해서 부착된다. 이 경우, 도금층(206) 상의 스터드 범프(207)와 플러그 배선(105A)을 압착하여, 스터드 범프(207)를 변형시킴으로써, 전극 패드(204)와 플러그 배선(105A) 사이의 전기 접속을 확립한다.
또한, 도 7b에 도시된 바와 같이, 배선 구조 형성 기판(100A)과 반도체 칩 배치 기판(200A)을 부착한 후에, 절연층(300A)은 반도체 칩 (205)과 배선 구조 주위에 형성된 층간 절연막이 된다. 이 경우에, 제 1 실시예에서와 같이, 도전층(103)으로부터 떨어져서 연장하는 플러그 배선(108)의 단부는 코어 기판(201)과 계합하도록 형성된다.
또한, 도 7b에 도시된 공정 이후의 공정(도시 생략)에서, 제 1 실시예의 도 4b에 도시된 공정 이후의 공정과 같이, 칩 내장 기판을 형성한다.
또한, 상술한 재료는 본 발명의 실시예에서 예시적인 것들이며, 그것들에 한정되지 않고 각종 다른 재료를 사용할 수 있고, 또한 배선 구조의 형상도 변경가능하다.
본 발명의 실시예에 따라서, 박형화될 수 있는 칩 내장 기판의 제조 방법을 저 비용으로 제공할 수 있다.
또한, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 범위 내에서 수정 및 변형이 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따르면, 박형화한 칩 내장 기판을 저비용으로 제공할 수 있다.

Claims (12)

  1. 반도체 칩(205)이 내장된 칩 내장 기판의 제조 방법으로서,
    제 1 코어 기판(101) 상에 상기 반도체 칩(205)에 접속될 배선 구조를 형성하는 제 1 공정과,
    제 2 코어 기판(201) 상에 상기 반도체 칩(205)을 배치하는 제 2 공정과,
    상기 배선 구조가 형성된 상기 제 1 코어 기판(101)을 상기 반도체 칩(205)이 배치된 상기 제 2 코어 기판(201)에 부착하는 제 3 공정을 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 3 공정 후에 상기 제 1 코어 기판(101)을 제거하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 공정 후에 상기 제 2 코어 기판(201)을 제거하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 공정은 상기 제 1 코어 기판(101) 상에 도전층(102, 103)을 형성 하는 공정과, 상기 도전층(103)에 접속되는 복수의 플러그 배선(105, 108)을 형성하는 공정을 갖는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 3 공정에서, 상기 반도체 칩(205)의 전극 패드(204)와 상기 복수의 플러그 배선(105, 108) 중의 플러그 배선(105)이 서로 압착되어 전기적으로 접속되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 전극 패드(204)와 상기 플러그 배선(105/105A) 사이에 땜납층(106) 또는 스터드 범프(stud bump)(207)가 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  7. 제 5 항에 있어서,
    상기 복수의 플러그 배선은 상기 전극 패드(204)에 의해서 압착되는 제 1 플러그 배선(105)과, 상기 제 1 플러그 배선(105/105A)보다 높이가 높은 제 2 플러그 배선(108)을 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 3 공정 후에, 상기 도전층(103)을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 3 공정 이전에, 상기 제 1 코어 기판(101) 또는 상기 제 2 코어 기판(201) 상에 절연층(300)을 적층하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 3 공정 이전에, 상기 제 1 코어 기판(101) 상에 코팅으로서 언더필재(underfill material)를 도포하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체 칩(205)은 칩 높이 조정층(202/202A)을 통하여 상기 제 2 코어 기판(201) 상에 배치되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  12. 제 1 항 내지 제 11항 중 어느 한 항에 있어서,
    상기 배선 구조가 외부 단자에 전기적으로 접속되게 하기 위해, 상기 도전층(103) 상에 제 1 단자 접속부(304)를, 상기 플러그 배선(108) 상에 제 2 단자 접속부(308)를 도금층(306)을 통하여 형성하는 공정을 더 포함하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
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