KR20130139600A - 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법 - Google Patents

강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20130139600A
KR20130139600A KR1020120063202A KR20120063202A KR20130139600A KR 20130139600 A KR20130139600 A KR 20130139600A KR 1020120063202 A KR1020120063202 A KR 1020120063202A KR 20120063202 A KR20120063202 A KR 20120063202A KR 20130139600 A KR20130139600 A KR 20130139600A
Authority
KR
South Korea
Prior art keywords
bump
pillar
forming
semiconductor chip
lateral extension
Prior art date
Application number
KR1020120063202A
Other languages
English (en)
Other versions
KR102061342B1 (ko
Inventor
김승지
정관호
남종현
김시한
이상용
신성철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120063202A priority Critical patent/KR102061342B1/ko
Priority to US13/618,813 priority patent/US8907487B2/en
Publication of KR20130139600A publication Critical patent/KR20130139600A/ko
Priority to US14/532,393 priority patent/US9209146B2/en
Application granted granted Critical
Publication of KR102061342B1 publication Critical patent/KR102061342B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0333—Manufacturing methods by local deposition of the material of the bonding area in solid form
    • H01L2224/03334—Manufacturing methods by local deposition of the material of the bonding area in solid form using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/03472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/03474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/03902—Multiple masking steps
    • H01L2224/03903—Multiple masking steps using different masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/03902—Multiple masking steps
    • H01L2224/03906—Multiple masking steps with modification of the same mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/11602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump), 범프를 감싸는 록킹부(locking portion)를 포함하는 배선부; 및 범프 및 록킹부를 감싸고 반도체 칩과 배선부를 이격시키는 유전층을 포함하는 전자 소자의 패키지 및 제조 방법을 제시한다.

Description

강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법{Package of electronic device with strengthened bump interconnection and method for manufacturing the same}
본 출원은 전자 소자의 패키지(package) 기술에 관한 것으로, 강화된 범프(bump) 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리워지기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로 기판(PCB) 또는 실리콘 인터포저(Si interposer)와 같이 회로 배선을 포함하는 패키지(package) 기판에 실장(mounting)되어 전자 소자 패키지 형태로 제공될 수 있다. 이러한 전자 소자 패키지는 전자 기기의 주기판(main board)에 장착되어 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템(electronic system)을 구성하는 데 이용될 수 있다.
반도체 칩을 패키지 기판에 실장시켜 전기적으로 연결시키거나 또는 반도체 칩과 칩을 상호 연결시킬 때, 연결 범프(bump)를 이용한 연결 구조가 전자 소자의 패키지에 점차 많이 적용되고 있다. 예컨대, 플립 칩(flip chip) 패키지에서 다양한 형태의 반도체 칩의 적층 구조를 구현하기 위해서, 또한, 인풋/아웃풋(I/O) 단자(terminal)의 수를 보다 많이 확보하기 위해서, 전기 신호 연결 구조로 연결 범프 구조들을 채용하고 있다.
반도체 칩의 패드(pad)들의 피치(pitch) 및 크기(size)가 미세화되며, 칩 패드에 형성되는 범프의 크기 또한 감소되고 있다. 미세 범프에 체결될 패키지 기판의 패드들의 피치 및 크기 또한 미세화되고 있어, 미세 범프와 미세 패드 간의 접촉 면적 또한 극심하게 감소되고 있다. 점차 얇은 패키지의 구현이 요구됨에 따라, 칩과 인쇄회로기판(PCB)와 같은 패키지 기판 및 칩 보호를 위한 몰드(mold)층의 두께가 감소되고 있다. 이에 따라 패키지 기판에서의 물질간 열팽창 계수(CTE)의 차이에 의해 휨(warpage) 정도는 점차 심화되고 있으며, 패키지에서 범프와 패드 간의 체결 구조에 인가될 수 있는 스트레스 정도는 점차 심화되고 있다. 범프와 패드 간의 체결 구조가 스트레스(stess)에 취약할 수 있어, 범프와 패드 간의 계면 박리가 패키지 신뢰성을 저해하는 주요 문제점으로 대두되고 있다.
본 출원은 연결 구조(interconnection structure)의 범프(bump)와 패드(pad) 간의 체결 강도를 구조적으로 강화할 수 있는 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump); 상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부; 및 상기 범프 및 상기 록킹부를 감싸고 상기 반도체 칩과 상기 배선부를 이격시키는 유전층을 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 바닥 유전층 상에 올려진 반도체 칩; 상기 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump); 상기 반도체 칩을 함침하고 상기 범프의 상기 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부를 노출하는 함침 유전층; 및 상기 함침 유전층 상으로 연장되고 상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 반도체 칩을 덮고 상기 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump)의 상기 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부 부분을 노출하는 오픈부(opening portion)을 포함하는 유전층을 형성하는 단계; 및 상기 범프의 노출된 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부의 노출된 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 칩의 접촉부에 범프(bump)의 기둥부를 형성하는 단계; 상기 반도체 칩을 덮는 유전층을 형성하는 단계; 상기 유전층의 일부를 제거하여 상기 기둥부의 상측 단부를 노출하는 오픈부(openning portion)를 형성하는 단계; 상기 노출된 기둥부의 상측 단부에 연결되고 상기 기둥부에 대해 측방향으로 돌출되는 범프의 측방향 확장부를 형성하는 단계; 및 상기 오픈부를 채워 상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 칩의 접촉부에 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump)를 형성하는 단계; 상기 반도체 칩을 덮는 유전층을 형성하는 단계; 상기 유전층의 일부 부분을 제거하여 상기 범프의 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부 부분을 노출하는 오픈부(opening portion)를 형성하는 단계; 및 상기 오픈부를 채워 범프의 노출된 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부의 노출된 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
상기 범프는 상기 기둥부 및 상기 측방향 확장부가 해머(hammer) 형상을 이루게 형성된 것일 수 있다.
상기 범프와 상기 배선부의 록킹부는 상호 다른 종류의 금속층을 각각 포함하여 형성된 것일 수 있다.
상기 범프는 금(Au)층 또는 구리(Cu)층을 포함하고, 상기 배선부의 록킹부는 구리(Cu)층를 포함하는 것일 수 있다.
상기 범프(bump)의 기둥부를 형성하는 단계 이전에 상기 반도체 칩을 바닥 유전층 상에 실장하는 단계를 더 포함할 수 있다.
상기 유전층을 형성하는 단계 이전에 상기 범프(bump)의 기둥부가 형성된 상기 반도체 칩을 바닥 유전층 상에 실장하는 단계를 더 포함할 수 있다.
상기 범프(bump)의 측방향 확장부를 형성하는 단계는 와이어 본딩(wire bonding)으로 상기 기둥부의 상측 단부에 볼(ball)을 부착하는 단계; 상기 볼(ball)을 와이어 커팅(wire cutting)하는 단계; 및 상기 볼을 납작하게 평탄화(flattening)하는 단계를 포함할 수 있다.
상기 배선부를 형성하는 단계는 상기 오픈부를 채우는 도금층을 형성하는 단계를 포함할 수 있다.
상기 유전층을 형성하는 단계는 상기 반도체 칩 상에 유전 필름(film)을 라미네이션(lamination)하는 단계를 포함할 수 있다.
상기 유전 필름을 라미네이션하는 단계 이후에 상기 유전 필름 상에 포일(foil) 형태의 시드(seed)층을 라미네이션하는 단계를 더 포함할 수 있다.
상기 유전층을 형성하는 단계는 상기 반도체 칩 상에 표면에 시드(seed)층을 포함하는 유전 필름을 도입하는 단계; 및 상기 유전 필름을 상기 반도체 칩에 라미네이션(lamination)하는 단계를 포함할 수 있다.
상기 배선부를 형성하는 단계는 상기 오픈부를 채우는 도금층을 도금하는 단계; 및 상기 도금층을 패터닝하는 단계를 포함할 수 있다.
상기 범프를 형성하는 단계는 상기 반도체 칩의 접촉부에 상기 기둥부를 형성하는 단계; 상기 기둥부의 상측 단부에 와이어 본딩(wire bonding)으로 볼(ball)을 부착하는 단계; 상기 볼(ball)을 와이어 커팅(wire cutting)하는 단계; 및 상기 볼을 납작하게 평탄화(flattening)하여 상기 확장부를 형성하는 단계를 포함할 수 있다.
상기 범프를 형성하는 단계는 상기 반도체 칩의 접촉부를 노출하는 제1홀(hole)을 제공하는 제1레지스트 패턴을 형성하는 단계; 상기 제1홀을 채워 상기 기둥부를 형성하는 단계; 상기 기둥부를 덮는 제2레지스트층을 형성하는 단계; 상기 제2레지스트층에 상기 기둥부의 상측 단부를 노출하고 상기 기둥부 보다 큰 직경을 가지는 제2홀을 형성하는 단계; 및 상기 제2홀을 채워 상기 확장부를 형성하는 단계를 포함할 수 있다.
본 출원의 실시예들에 따르면, 전자 소자 패키지의 연결 구조(interconnection structure)의 범프(bump)와 패드(pad) 간의 체결 강도를 구조적으로 강화할 수 있는 범프 체결 구조 및 제조 방법을 제시할 수 있다.
도 1 및 도 2는 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 구조를 보여주는 도면들이다.
도 3 내지 도 13은 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 제조 방법을 보여주는 도면들이다.
도 14 내지 도 21은 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 제조 방법의 변형예를 보여주는 도면들이다.
본 출원에 따른 범프 체결 구조, 이를 포함하는 전자 소자의 패키지 및 제조 방법을 실시예를 통해 설명한다. 본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하는 의미로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, "반도체 칩"의 기재는 DRAM이나 FLASH와 같은 집적회로가 집적된 칩이나 다이(die) 또는 반도체 기판을 의미할 수 있다. "접촉부"의 기재는 연결 패드(interconnection pad)나 랜딩 패드(landing pad)와 같이 전기적 연결을 위한 도전 부재를 의미한다. "범프"는 전기적 연결 또는 체결 부재로 제시되며, 패키지에서의 전기적 연결 구조로 사용되는 한 스터드(stud)나 포스트(post) 등과 같은 용어로 표현될 수도 있다.
도 1 및 도 2는 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 구조를 보여주는 도면들이다.
도 1을 참조하면, 본 출원에 따른 전자 소자의 패키지는, 접촉부(contact portion: 113)에 연결된 범프(bump: 120)를 구비한 반도체 칩(chip: 110)을 패키지하는 구조를 구비한다. 반도체 칩(110)은 상면(111)에 외부와의 전기적 또는 신호적 연결을 위한 접촉부(113)로 칩 패드(chip pad)를 구비할 수 있다. 반도체 칩(110)의 집적 회로가 집적되는 활성면(active surface)이 상면(111)에 위치할 경우, 접촉부(113)는 활성면에 집적된 집적 회로와 전기적으로 연결되게 형성될 수 있다. 이때, 재배선(RDL: 도시되지 않음)이 활성면과 접촉부(113)를 전기적으로 연결하기 위해 도입될 수도 있다. 반도체 칩(110)의 집적 회로가 집적되는 활성면(active surface)이 하면(112)에 위치할 경우, 반도체 칩(110)을 관통하는 관통전극(TSV: 도시되지 않음)이 접촉부(113)와 활성면을 전기적으로 연결하기 위해서 도입될 수도 있다. 반도체 칩(110)은 디램이나 플래시와 같은 메모리 소자가 집적된 메모리 칩이나, 컨트롤러(controller)와 같은 로직(logic) 회로가 집적된 로직 칩일 수 있다.
반도체 칩(110)의 접촉부(113)에 연결되어 연결 또는 체결 구조를 구현하는 범프(120)는, 해머(hammer) 형상 또는 "T" 자 형상과 같이 측방향으로 돌출된 돌기를 가지는 구조로 형성될 수 있다. 범프(120)는 접촉부(113)에 연결되고 실질적으로 수직하게 세워진 기둥부(post: 121), 및 기둥부(121)의 측면으로 돌출된 돌기 형상의 측방향 확장부(123)를 포함하는 구조로 형성될 수 있다. 측방향 확장부(123)는 기둥부(121)의 측면으로 돌기한 구조로 범프 체결 시 걸쇠의 역할을 하여 구조적 또는 물리적 결합력을 체결 부위에 제공한다. 범프(120)는 다양한 금속 또는 금속 합금으로 형성될 수 있으나, 전기적 신뢰성 및 체결 성능에 있어 금(Au) 범프 또는 구리(Cu) 범프로 형성될 수 있다.
범프(120)의 측방향 확장부(123)를 덮고 측방향 확장부(123) 아래의 측방향 확장부(123)에 연결된 기둥부(121)의 상측 단부 부분, 즉, 해머 형상을 고려할 때 넥(neck) 형상 부분까지 덮게 확장된 범프 록킹부(locking portion: 131)를 포함하는 배선부(130)가 구비된다. 배선부(130)는 인쇄회로기판(PCB) 또는 임베디드 기판(embedded substrate)과 같은 패키지 기판의 배선 회로를 제공한다. 배선부(130)는 범프(120)가 접속되는 범프 록킹부(131), 외부 접속 단자로서 솔더볼(solder ball: 160)이 접속되는 볼 랜딩부(ball landing portion: 133) 및 이들을 연결하는 연결부(135)를 제공하는 배선 패턴으로 형성될 수 있다. 이러한 배선부(130) 상에는 솔더 볼(160)이 부착될 볼 랜딩부(133)을 노출하는 솔더 레지스트층(solder resist layer: 161)이 형성될 수 있다.
배선부(130)은 도금으로 형성되는 구리 도금층을 포함하여 형성될 수 있으며, 범프 록킹부(131)는 범프(120)의 측방향 확장부(123)를 덮고 측방향 확장부(123)에 연결된 기둥부(121)의 상측 단부 부분인 넥 부분을 덮게 형성되므로, 범프(120)와 범프 록킹부(131)의 체결 면적이 증가할 뿐만 아니라 측방향 확장부(123)가 걸쇠로 작용하여 구조적 또는 물리적으로 범프 체결 강도가 증가할 수 있다. 범프(120)와 범프 록킹부(131)의 접촉에 의해 제공되는 금속간화합물(IMC: InterMetallic Compound)의 형성에 의한 화학적 결합력과 측방향 확장부(123)에 의한 자물쇠 작용 또는 걸쇠 작용에 의한 구조적 또는 물리적인 잠금 효과가 범프(120)와 범프 록킹부(131) 간의 체결 강도를 제공하게 되어, 체결 강도의 증가를 구현할 수 있다. 배선부(130)는 도금으로 형성되는 구리층 이외에 증착에 의해 형성되는 구리층을 포함할 수도 있다. 구리층 이외에 패키지 기판에서 배선을 위해 사용되는 알루미늄(Al)층이나 금(Au)층 또는 이들의 합금층과 같은 다른 종류의 금속층을 포함할 수 있다.
범프(120)와 범프 록킹부(131)를 감싸고, 반도체 칩(110)과 배선부(130)를 이격 격리시키는 제1유전층(140)이 전자 소자 패키지에 구비될 수 있다. 제1유전층(140)은 반도체 칩(110)을 함침하여 보호하는 함침 유전층(embedding dielectric layer)로 도입되며, 반도체 칩(110)의 하면(112)을 덮어 보호하는 바닥 유전층으로서의 제2유전층(150) 또한 전자 소자 패키지에 구비될 수 있다. 전자 소자 패키지는 반도체 칩(110)이 제1 및 제2유전층(140, 150)에 함침되게 패키지된 임베디드 패키지(embedded package) 형태로 구현될 수 있다.
임베디드 패키지 형태로 전자 소자 패키지가 구현될 때, 제1유전층(140)은 레진(resin)을 포함하여 구비될 수 있으며, 레진 내에 유리 섬유나 충진재(filler)가 함침된 유전층으로 구비될 수 있다. 예컨대, 인쇄회로기판(PCB)의 코어(core)층을 이루는 레진층으로 구비될 수 있다. 제2유전층(150)은 레진층을 포함하는 층으로 구비될 수 있으며, PCB의 패널 보드(pannel board) 형태로 도입될 수 있다. 반도체 칩(110)은 제2유전층(150) 상에 접착층(115)을 매개로 부착될 수 있다.
외부 접속 단자가 제2유전층(150)의 표면에 위치할 경우, 도 2에 제시된 바와 같이, 제2유전층(150)의 하면(151) 상에 외측 배선부(171)가 구리층 등으로 추가로 구비될 수 있고, 외측 배선부(171)와 배선부(130)를 연결하는 연결 비아(via: 173)가 제1 및 제2유전층(140, 150)을 관통하여 구비될 수 있다. 제2유전층(150)의 하면(151)에는 외측 배선부(171)의 일부 부분을 볼 랜딩부로 노출하는 솔더 레지스트층(162)가 구비되며, 노출된 외측 배선부(171) 부분에 외부 접속 단자로 솔더 볼(163)이 부착될 수 있다. 제2유전층(150)의 상면(153)에는 내측 배선부(175)가 회로 배선을 이루는 구리층을 포함하여 더 구비될 수도 있다. 제2유전층(150)은 상하 양면(153, 151)에 내측 배선부(175) 및 외측 배선부(171)이 구비된 인쇄회로기판(PCB) 형태로 도입될 수 있으며, 제1유전층(140)이 제2유전층(150) 상에 라미네이션(lamination)된 후 관통하는 비아홀(via hole)을 형성하고, 배선부(130)을 형성하는 도금 과정에서 비아홀을 채우는 연결 비아(173)가 형성될 수 있다. 또는, 제2유전층(150)에 연결 비아(173)를 먼저 형성한 후, 제1유전층(140)을 라미네이션하는 과정에서 연결 비아(173)가 제1유전층(140)을 관통하도록 유도할 수 있다.
도 1 및 도 2는 전자 소자 패키지가 임베디드 패키지 형태로 구현되는 경우를 예시하지만, 반도체 칩(110)을 덮는 제1유전층(140)을 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)이나 다른 레진을 이용하여 몰딩(molding)하여 형성하는 경우에도, 범프(120)의 측방향 확장부(123) 및 기둥부(121)를 감싸는 범프 록킹부(131)의 체결 구조는 적용될 수 있다.
도 3 내지 도 13은 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 제조 방법을 보여주는 도면들이다.
도 3 및 도 4는 반도체 칩(110)을 제2유전층(150) 상에 실장하는 단계를 보여주는 단면도 및 평면도이다. 반도체 칩(110)을 접착층(115)을 이용하여 바닥 유전층인 제2유전층(150) 상에 올려 부착한다. 제2유전층(150)은 도 2에 제시된 바와 같이 내측 배선부(175) 및 외측 배선부(171)를 더 구비하는 패널 보드(pannel board) 형태로 도입될 수 있다. 반도체 칩(110)의 접촉부(113)에 범프의 기둥부(121)를 형성한다. 접촉부(113)의 배열 상에 정렬되게 범프 기둥부(121)들을 배열한 후, 접촉부(113)와 범프 기둥부(121)를 접촉시키고 압력, 열 또는 초음파 등을 인가하여 체결되도록 할 수 있다.
범프 기둥부(121)를 형성하는 과정은 반도체 칩(110)이 제2유전층(150) 상에 부착된 후에 수행될 수 있으나, 반도체 칩(110)의 접촉부(113)에 미리 범프 기둥부(121)를 체결시킨 후, 범프 기둥부(121)가 형성된 반도체 칩(110)을 제2유전층(150) 상에 부착할 수도 있다. 반도체 칩(110)들로 다이싱(dicing)되기 이전에 웨이퍼(wafer) 상태에서 범프 기둥부(121)가 부착 또는 형성될 수 있다. 범프 기둥부(121)는 와이어 본딩(wire bonding)을 응용한 스터드 범프(stud bump) 형성 과정으로 형성되거나 또는 리소그래피(lithography)와 도금 공정을 이용하여 금속 포스트(metal post)를 형성하는 방법으로 형성될 수 있다. 금속 포스트의 경우 구리 필라 포스트(Cu pillar post)를 예시할 수 있다. 범프 기둥부(121)는 다양한 금속 물질을 이용하여 형성할 수 있으나, 접촉부(113)와의 체결 신뢰성을 고려할 때 금층을 포함하는 금 범프 또는 구리층을 포함하는 구리 범프 형태로 형성할 수 있다. 이때, 범프 기둥부(121)는 스터드 또는 포스트(post) 형상으로 수직하게 부착될 수 있다. 도 4는 사각형의 범프 기둥부(121)를 예시하고 있지만, 원형 또는 다각형도 가능하다.
도 5는 반도체 칩(110) 상에 제1유전 필름(film: 149)을 도입하는 단계를 보여준다. 반도체 칩(110) 상에 반도체 칩(110)을 함침하여 보호하는 제1유전층(도 1의 140)을 제공할 제1유전 필름(149)를 도입한다. 제1유전 필름(149)은 후속 배선부(도 1의 130)을 형성하는 과정에서 시드(seed)층(139)으로 사용될 동박(copper foil)이 라미네이션(lamination) 또는 부착된 형태로 도입될 수 있다. 또는 제1유전 필름(149)은 동박이 부착되지 않고 단독으로 도입될 수 있으며, 이 경우 후속되는 제1유전 필름(149)의 라미네이션 이후에, 반도체 칩(110)을 함침한 제1유전층(도 1의 140) 표면 상에 동박이 부착 또는 라미네이션될 수 있다.
도 6은 반도체 칩(110)에 제1유전 필름(149)를 라미네이션시켜 반도체 칩(110)을 제1유전층(140)에 함침시킨다. 이때, 범프 기둥부(121)은 단순한 기둥 형상이므로, 제1유전 필름(149)을 침투하는 데 도움이 될 수 있다. 제1유전 필름(149)은 제2유전층(150)과 라미네이션되며 반도체 칩(110)이 제1유전 필름(149)으로부터 제공되는 제1유전층(140)에 함침되게 된다. 반도체 칩(110)이 제1유전층(140)에 함침되는 임베디드 패키지를 예시하고 있지만, 제1유전층(140)이 필름 형태로 라미네이션을 통해 형성되지 않고, 몰딩(molding)이나 인젝션(injection)에 의해 반도체 칩(110)을 덮게 형성될 수도 있다.
도 7은 제1유전층(140)에 오픈부(openning portion: 142)를 형성하는 단계를 보여준다. 제1유전층(140) 및 시드층(139)의 일부 부분을 선택적으로 식각 제거하여, 범프 기둥부(121)의 상측 단부(122, 124)를 노출하는 오픈부(openning portion: 142)를 형성한다. 오픈부(142)는 범프 기둥부(121)의 직경 크기 보다 더 큰 직경 크기를 가지며 형성되어, 범프 기둥부(121)의 상측 단부의 상측 표면(122) 및 상측 표면(122)에 인접한 측면 일부(124)를 노출하는 깊이를 가지게 형성된다. 오픈부(142)를 형성하는 식각 과정은 접촉부(113)이 노출되지 않도록 제1유전층(140)을 식각하도록 수행되어, 오픈부(142)의 바닥에 제1유전층(140) 부분이 일부 두께로 잔류하도록 형성된다.
도 8 및 도 9는 범프(120)의 측방향 확장부(123)을 형성하는 단계를 보여주는 단면도 및 평면도이다. 오픈부(142)에 의해 노출된 범프 기둥부(121)에 범프의 측방향 확장부(123)을 체결시킨다. 범프의 측방향 확장부(123)는 범프 기둥부(121) 보다 큰 직경 크기를 가져 기둥부(121) 측방향으로 돌출되는 돌기 형상을 가지게 형성될 수 있다. 범프의 측방향 확장부(123)는, 도 10 내지 도 12에 제시된 바와 같이, 와이어 본딩(wire bonding) 과정을 이용하여 형성될 수 있다.
도 10은 범프 기둥부(121)에 와이어 볼(wire ball: 181)을 부착하는 단계를 보여준다. 금(gold) 와이어(wire: 180) 또는 구리(Cu) 와이어를 와이어 본딩 장비의 캐필러리부(capillary: 189)를 이용하여 전기 스파크를 인가하여 와이어 볼(181) 형태를 형성한다. 와이어 볼(181)은 기둥부(121)의 직경보다 큰 직경을 가질 수 있다. 와이어 볼(181)을 범프 기둥부(121)에 부착 체결한다.
도 11은 와이어 볼(181)을 와이어 커팅(wire cutting)하는 단계를 보여준다. 와이어 볼(181)을 범프 기둥부(121)에 체결한 후, 초음파를 인가하여 와이어 볼(181)을 와이어(180)로부터 분리하여 와이어 커팅한다.
도 12는 와이어 볼(181)을 평탄화(flattening)하는 단계를 보여준다. 와이어 볼(181)을 납작하게 눌러 평탄화 또는 코인화(coining)하여 납작한 형상(182)의 범프의 측방향 확장부(123)를 형성한다. 범프 기둥부(121)와 측방향 확장부(123)로 이루어지는 범프(120)가 해머 형상 또는 "T"자 형상으로 형성된다. 와이어 본딩 기술을 응용하여 범프(120)를 형성하는 과정을 예시하지만, 범프의 측방향 확장부(123)의 형상을 가지는 별도의 마이크로 범프(micro bump)들을 범프 기둥부(121)의 배열에 정렬시킨 후, 범프 기둥부(121)에 마이크로 범프를 체결시킴으로써 범프(120) 형상을 구현할 수도 있다. 범프 기둥부(121)와 측방향 확장부(123)의 체결 신뢰성을 제고하기 위해서, 범프 기둥부(121)와 측방향 확장부(123)는 실질적으로 동일한 금속층, 예컨대, 금층 또는 구리층을 포함하여 형성될 수 있다.
도 13은 배선층(138)을 형성하는 단계를 보여준다. 범프(120)를 형성한 후, 시드층(139) 상에 구리(Cu) 도금을 수행하여 도금층을 형성하여 배선부(도 1의 130)를 제공할 배선층(138)을 형성한다. 배선층(138)은 PCB 기판에 채용되는 구리 도금층을 포함하여 형성될 수 있으며, 구리층 이외에 알루미늄층이나 금층 등의 다른 금속층을 포함하여 형성될 수 있다. 도금 과정 이외에 금속층을 증착하는 과정이 배선층(130)을 형성하는 과정에 도입될 수도 있다.
배선층(138)을 요구되는 배선 회로를 따르는 패턴으로 패터닝하여 도 1에 제시된 바와 같은 배선부(130)을 형성한다. 도 13과 도 1을 함께 참조하면, 배선층(138)을 형성하는 도금 과정에서 오픈부(142)는 배선층(138)으로 채워져, 범프(120)의 기둥부(121) 일부 및 측방향 확장부(123)을 감싸 걸쇠 형 또는 자물쇠 형태로 체결 구조를 제공하는 범프 록킹부(131)를 형성할 수 있다.
도 14 내지 도 21은 본 출원의 실시예에 따른 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 제조 방법의 변형예를 보여주는 도면들이다. 도 14 내지 도 21을 참조하여 설명하는 본 출원의 변형예에서 도 1 내지 도 13을 참조하여 설명한 기재에서와 동일한 참조 부호는 실질적으로 동일한 부재를 의미할 수 있다.
도 14는 반도체 칩(110)에 범프(220)을 형성하는 단계를 보여주는 도면이다. 반도체 칩(110)의 접촉부(113)에 범프(220)를 형성하고, 반도체 칩(110)을 제2유전층(150) 상에 접착층(115)를 개재하여 실장한다. 범프(220)는 범프 기둥부(221)에 측방향 확장부(223)이 체결된 형상을 가진다. 이러한 범프(220)는 도 15 내지 도 18에 제시된 바와 같은 범프 형성 과정을 통해 형성될 수 있다.
도 15는 반도체 칩(110) 상에 절연층(117)에 의해 노출된 접촉부(113)을 덮는 제1레지스트층을 형성하고 노광 및 현상을 통해 패터닝하여, 접촉부(113)을 노출하는 제1홀(hole: 292)를 제공하는 제1레지스트 패턴(291)을 형성한다. 제1레지스트 패턴(291)은 포토레지스트층을 도포하거나 또는 드라이 필름(dry film)을 부착하여 형성될 수 있고, 다른 절연 물질의 희생층을 포함하여 형성될 수도 있다. 제1홀(292)를 채우는 도전층을 형성하여 제1홀(292)의 형상에 의해 그 형상이 제공되는 범프 기둥부(221)를 형성한다. 도전층은 증착이나 도금 또는 도전 페이스트(paste) 등을 포함하여 형성될 수 있다. 범프 기둥부(221)를 형성하는 과정은 반도체 칩(110)으로 다이싱되기 이전 웨이퍼 상태에서 수행될 수도 있다.
도 16은 범프 기둥부(221)를 덮는 제2레지스트층(293)을 형성하는 단계를 보여준다. 제1레지스트 패턴(291)에 의해 노출되는 범프 기둥부(221) 부분을 덮는 제2레지스트층(293)을 형성한다. 제2레지스트층(293)은 포토레지스트층을 도포하거나 드라이 필름을 부착하여 형성할 수 있다. 제2레지스트층(293)을 형성하기 이전에 제1레지스트 패턴(291)을 제거하여, 제2레지스트층(293)이 노출된 범프 기둥부(221)를 덮게 형성할 수도 있다.
도 17은 제2레지스트층(293)에 제2홀(295)를 형성하는 단계를 보여준다. 제2레지스트층(293)을 노광 및 현상 등으로 패터닝하여 범프 기둥부(221)을 노출하는 제2홀(295)를 제공하는 제2레지스트 패턴(294)를 형성한다. 제2레지스트 패턴(294)의 제2홀(295)는 범프 기둥부(221)에 비해 큰 직경을 가지는 홀 형태로 형성되어, 범프 기둥부(221)의 상측 단부와 주위의 제1레지스트 패턴(291) 부분을 노출하게 형성될 수 있다. 제1레지스트 패턴(291)이 미리 제거된 경우, 제2레지스트 패턴(294)의 제2홀(295)은 범프 기둥부(221)의 상측 단부를 노출하지만, 하측의 절연층(117) 및 접촉부(113)을 노출하지 않는 깊이를 가지게 형성될 수 있다.
도 18은 범프의 측방향 확장부(223)을 형성하는 단계를 보여준다. 제2홀(295)를 채우는 도전층을 형성하여 제2홀(295)의 형상에 의해 그 형상이 제공되는 범프 측방향 확장부(223)를 형성한다. 도전층은 증착이나 도금 또는 도전 페이스트(paste) 등을 포함하여 형성될 수 있다. 이후에, 제1 및 제2레지스트 패턴(291, 294)를 제거하여 도 14에 제시된 바와 같이 해머 형상 또는 "T"자 형상의 범프(220)를 형성한다. 도 15 내지 도 18은 제1 및 제2레지스트 패턴(291, 294)들을 일종의 형틀(template)로 이용하여 범프(200)를 형성하는 과정을 설명하지만, 도 15에 제시된 바와 같이, 범프 기둥부(221)를 형성한 후, 도 10 내지 도 12를 참조하여 설명한 바와 같이, 와이어 본딩 기술을 적용하여 범프 기둥부(221)에 와이어 볼(도 10의 181)을 체결시키고, 와이어 커팅한 후 코인화하여 범프 측방향 확장부(도 12의 182)를 형성할 수도 있다. 또한, 범프 기둥부(221) 또한 와이어 본딩 기술을 이용한 스터드 범프 형성 방법을 응용하여 형성할 수도 있다.
도 14를 다시 참조하면, 범프(220)가 형성된 반도체 칩(110)을 제2유전층(150) 상에 실장한 후,
도 19는 반도체 칩(110)을 덮는 제1유전층(140)을 형성하는 단계를 보여준다. 범프(220)가 형성된 반도체 칩(110)을 제2유전층(150) 상에 실장한 후, 도 5 및 도 6을 참조하여 설명한 바와 마찬가지로 제2유전층(150)을 라미네이션하여 반도체 칩(110)을 함침한다.
도 20은 제1유전층(140)에 오픈부(openning portion: 144)를 형성하는 단계를 보여준다. 제1유전층(140) 및 시드층(139)의 일부 부분을 선택적으로 식각 제거하여, 범프(220)의 상측 단부, 즉, 범프 측방향 확장부(223) 및 범프 기둥부(221) 측면 일부를 노출하는 오픈부(openning portion: 144)를, 도 7을 참조하여 설명한 바와 마찬가지로 형성한다.
도 21은 배선부(130)를 형성하는 단계를 보여준다. 오픈부(144)를 채우는 록킹부(131)를 가지는 배선부(130)을, 도 13을 참조하여 설명한 바와 마찬가지로 배선층(도 13의 138)을 형성하고 패터닝한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110: 반도체 칩, 113: 접촉부,
200: 범프, 211: 범프 기둥부,
213; 범프 측방향 확장부, 130: 배선부,
131: 록킹부(locking part).

Claims (20)

  1. 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump);
    상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부; 및
    상기 범프 및 상기 록킹부를 감싸고 상기 반도체 칩과 상기 배선부를 이격시키는 유전층을 포함하는 전자 소자의 패키지.
  2. 제1항에 있어서,
    상기 범프는
    상기 기둥부 및 상기 측방향 확장부가 해머(hammer) 형상을 이루게 형성된 전자 소자의 패키지.
  3. 제1항에 있어서,
    상기 범프와 상기 배선부의 록킹부는
    상호 다른 종류의 금속층을 각각 포함하는 전자 소자의 패키지.
  4. 제1항에 있어서,
    상기 범프는 금(Au)층 또는 구리(Cu)층을 포함하고,
    상기 배선부의 록킹부는 구리(Cu)층를 포함하는 전자 소자의 패키지.
  5. 바닥 유전층 상에 올려진 반도체 칩;
    상기 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump);
    상기 반도체 칩을 함침하고 상기 범프의 상기 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부를 노출하는 함침 유전층; 및
    상기 함침 유전층 상으로 연장되고 상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 포함하는 전자 소자의 패키지.
  6. 반도체 칩을 덮고 상기 반도체 칩의 접촉부에 연결되는 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump)의 상기 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부 부분을 노출하는 오픈부(opening portion)을 포함하는 유전층을 형성하는 단계; 및
    상기 범프의 노출된 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부의 노출된 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 유전층을 형성하기 이전에
    바닥 유전층 상에 상기 반도체 칩을 올려놓는 단계를 더 포함하는 전자 소자의 패키지 제조 방법.
  8. 반도체 칩의 접촉부에 범프(bump)의 기둥부를 형성하는 단계;
    상기 반도체 칩을 덮는 유전층을 형성하는 단계;
    상기 유전층의 일부를 제거하여 상기 기둥부의 상측 단부를 노출하는 오픈부(openning portion)를 형성하는 단계;
    상기 노출된 기둥부의 상측 단부에 연결되고 상기 기둥부에 대해 측방향으로 돌출되는 범프의 측방향 확장부를 형성하는 단계; 및
    상기 오픈부를 채워 상기 범프의 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 범프(bump)의 기둥부를 형성하는 단계 이전에
    상기 반도체 칩을 바닥 유전층 상에 실장하는 단계를 더 포함하는 전자 소자의 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 유전층을 형성하는 단계 이전에
    상기 범프(bump)의 기둥부가 형성된 상기 반도체 칩을 바닥 유전층 상에 실장하는 단계를 더 포함하는 전자 소자의 패키지 제조 방법.
  11. 제8항에 있어서,
    상기 범프(bump)의 측방향 확장부를 형성하는 단계는
    와이어 본딩(wire bonding)으로 상기 기둥부의 상측 단부에 볼(ball)을 부착하는 단계;
    상기 볼(ball)을 와이어 커팅(wire cutting)하는 단계; 및
    상기 볼을 납작하게 평탄화(flattening)하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  12. 제8항에 있어서,
    상기 배선부를 형성하는 단계는
    상기 오픈부를 채우는 도금층을 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  13. 제8항에 있어서,
    상기 유전층을 형성하는 단계는
    상기 반도체 칩 상에 유전 필름(film)을 라미네이션(lamination)하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  14. 제8항에 있어서,
    상기 유전 필름을 라미네이션하는 단계 이후에
    상기 유전 필름 상에 포일(foil) 형태의 시드(seed)층을 라미네이션하는 단계를 더 포함하는 전자 소자의 패키지 제조 방법.
  15. 제8항에 있어서,
    상기 유전층을 형성하는 단계는
    상기 반도체 칩 상에 표면에 시드(seed)층을 포함하는 유전 필름을 도입하는 단계; 및
    상기 유전 필름을 상기 반도체 칩에 라미네이션(lamination)하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  16. 제8항에 있어서,
    상기 배선부를 형성하는 단계는
    상기 오픈부를 채우는 도금층을 도금하는 단계; 및
    상기 도금층을 패터닝하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  17. 제8항에 있어서,
    상기 배선부와 상기 범프는
    상호 다른 종류의 금속층을 각각 포함하여 형성되는 전자 소자의 패키지 제조 방법.
  18. 반도체 칩의 접촉부에 기둥부, 및 상기 기둥부의 측면으로 돌출된 측방향 확장부를 포함하는 범프(bump)를 형성하는 단계;
    상기 반도체 칩을 덮는 유전층을 형성하는 단계;
    상기 유전층의 일부 부분을 제거하여 상기 범프의 측방향 확장부 및 상기 측방향 확장부 아래의 상기 기둥부 일부 부분을 노출하는 오픈부(opening portion)를 형성하는 단계; 및
    상기 오픈부를 채워 범프의 노출된 측방향 확장부를 덮고 상기 측방향 확장부 아래의 상기 기둥부의 노출된 부분까지 덮게 확장된 록킹부(locking portion)를 포함하는 배선부를 상기 유전층 상에 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 범프를 형성하는 단계는
    상기 반도체 칩의 접촉부에 상기 기둥부를 형성하는 단계;
    상기 기둥부의 상측 단부에 와이어 본딩(wire bonding)으로 볼(ball)을 부착하는 단계;
    상기 볼(ball)을 와이어 커팅(wire cutting)하는 단계; 및
    상기 볼을 납작하게 평탄화(flattening)하여 상기 확장부를 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  20. 제18항에 있어서,
    상기 범프를 형성하는 단계는
    상기 반도체 칩의 접촉부를 노출하는 제1홀(hole)을 제공하는 제1레지스트 패턴을 형성하는 단계;
    상기 제1홀을 채워 상기 기둥부를 형성하는 단계;
    상기 기둥부를 덮는 제2레지스트층을 형성하는 단계;
    상기 제2레지스트층에 상기 기둥부의 상측 단부를 노출하고 상기 기둥부 보다 큰 직경을 가지는 제2홀을 형성하는 단계; 및
    상기 제2홀을 채워 상기 확장부를 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
KR1020120063202A 2012-06-13 2012-06-13 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법 KR102061342B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120063202A KR102061342B1 (ko) 2012-06-13 2012-06-13 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
US13/618,813 US8907487B2 (en) 2012-06-13 2012-09-14 Electronic device packages having bumps and methods of manufacturing the same
US14/532,393 US9209146B2 (en) 2012-06-13 2014-11-04 Electronic device packages having bumps and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120063202A KR102061342B1 (ko) 2012-06-13 2012-06-13 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법

Publications (2)

Publication Number Publication Date
KR20130139600A true KR20130139600A (ko) 2013-12-23
KR102061342B1 KR102061342B1 (ko) 2020-01-02

Family

ID=49755147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120063202A KR102061342B1 (ko) 2012-06-13 2012-06-13 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법

Country Status (2)

Country Link
US (2) US8907487B2 (ko)
KR (1) KR102061342B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143649A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824958B2 (en) * 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
CN107223284B (zh) * 2014-12-16 2020-04-24 奥特斯奥地利科技与系统技术有限公司 通过在部件承载件的具有均匀消蚀特性的表面部分中的接线结构接触嵌入式电子部件
EP3168870A1 (en) * 2015-11-11 2017-05-17 Nexperia B.V. Semiconductor device and method of making a semiconductor device
WO2017111959A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Projecting contacts and method for making the same
US10269720B2 (en) * 2016-11-23 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packaging
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
CN112909153B (zh) * 2019-12-03 2022-12-16 深圳市聚飞光电股份有限公司 倒装led芯片、线路板以及电子设备
TWI751052B (zh) * 2021-03-16 2021-12-21 力成科技股份有限公司 半導體封裝結構及其製法
CN113972180A (zh) * 2021-09-10 2022-01-25 华为技术有限公司 一种芯片封装结构、其制备方法及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264540A (ja) * 1995-03-22 1996-10-11 Nec Corp バンプ構造、バンプ製造用キャピラリ及びバンプ製造方 法
JP2001093934A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2001250839A (ja) * 2000-03-08 2001-09-14 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造装置、半導体部品実装済完成品の製造装置、及び半導体部品実装済完成品
KR20050098694A (ko) * 2004-04-08 2005-10-12 주식회사 네패스 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지및 제조방법
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP2017001938A (ja) * 2009-12-21 2017-01-05 ザプゴチャージャー リミテッドＺａｐｇｏｃｈａｒｇｅｒ Ｌｔｄ 高性能カーボンナノチューブエネルギー蓄積装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4555052A (en) * 1983-02-28 1985-11-26 Fairchild Camera & Instrument Corporation Lead wire bond attempt detection
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
JP3437369B2 (ja) * 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
US6495916B1 (en) * 1999-04-06 2002-12-17 Oki Electric Industry Co., Ltd. Resin-encapsulated semiconductor device
TW523870B (en) * 2000-11-02 2003-03-11 Ebara Corp Method for forming interconnects and semiconductor device
JP2003243448A (ja) * 2002-02-18 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
JP3889700B2 (ja) * 2002-03-13 2007-03-07 三井金属鉱業株式会社 Ｃｏｆフィルムキャリアテープの製造方法
KR100818080B1 (ko) 2002-06-10 2008-03-31 주식회사 하이닉스반도체 칩 스택 패키지
US7115998B2 (en) * 2002-08-29 2006-10-03 Micron Technology, Inc. Multi-component integrated circuit contacts
KR100762354B1 (ko) 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
JP5347222B2 (ja) * 2007-01-10 2013-11-20 富士通株式会社 半導体装置の製造方法
KR100876899B1 (ko) 2007-10-10 2009-01-07 주식회사 하이닉스반도체 반도체 패키지
KR101479512B1 (ko) 2008-01-22 2015-01-08 삼성전자주식회사 반도체 패키지의 제조방법
KR101479461B1 (ko) 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
US8586410B2 (en) * 2010-01-25 2013-11-19 University Of Florida Research Foundation, Inc. Enhanced magnetic self-assembly using integrated micromagnets
US8445990B2 (en) * 2010-12-10 2013-05-21 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264540A (ja) * 1995-03-22 1996-10-11 Nec Corp バンプ構造、バンプ製造用キャピラリ及びバンプ製造方 法
JP2001093934A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2001250839A (ja) * 2000-03-08 2001-09-14 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造装置、半導体部品実装済完成品の製造装置、及び半導体部品実装済完成品
KR20050098694A (ko) * 2004-04-08 2005-10-12 주식회사 네패스 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지및 제조방법
JP2006049424A (ja) * 2004-08-02 2006-02-16 Shinko Electric Ind Co Ltd 電子部品内蔵基板およびその製造方法
JP2017001938A (ja) * 2009-12-21 2017-01-05 ザプゴチャージャー リミテッドＺａｐｇｏｃｈａｒｇｅｒ Ｌｔｄ 高性能カーボンナノチューブエネルギー蓄積装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143649A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11664350B2 (en) 2020-05-20 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
US9209146B2 (en) 2015-12-08
US20150056755A1 (en) 2015-02-26
US8907487B2 (en) 2014-12-09
KR102061342B1 (ko) 2020-01-02
US20130334683A1 (en) 2013-12-19

Similar Documents

Publication Publication Date Title
KR102061342B1 (ko) 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
US10403592B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US10297582B2 (en) BVA interposer
CN111613612B (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
EP2852974B1 (en) Method of making a substrate-less stackable package with wire-bond interconnect
US9627308B2 (en) Wiring substrate
US8168475B2 (en) Semiconductor package formed within an encapsulation
US9391026B2 (en) Semiconductor packages and methods of packaging semiconductor devices
CN107424973B (zh) 封装基板及其制法
CN102169842A (zh) 用于凹陷的半导体基底的技术和配置
KR101538541B1 (ko) 반도체 디바이스
US20140175633A1 (en) Thermally enhanced semiconductor assembly with embedded chip and interposer and method of manufacturing the same
SG190487A1 (en) Semiconductor packages and methods of packaging semiconductor devices
KR20200135758A (ko) 반도체 패키지 및 그 형성 방법
US8872329B1 (en) Extended landing pad substrate package structure and method
US7745260B2 (en) Method of forming semiconductor package
CN111725146A (zh) 电子封装件及其制法
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
TW202115852A (zh) 半導體裝置及製造方法
JP4626063B2 (ja) 半導体装置の製造方法
KR20160093390A (ko) 반도체 디바이스 및 그 제조 방법
TWI834298B (zh) 電子封裝件及其製法
KR101195463B1 (ko) 반도체 패키지 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2018101004278; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20181016

Effective date: 20191125

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant