KR20210143649A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20210143649A
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지운 이 우
첸-후아 유
충-시 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

구조는, 분배 구조의 제1 면에 부착된 코어 기판으로서, 상기 재분배 구조는 제1 전도성 피처와 제1 유전체층을 포함하며, 각각의 코어 기판은 전도성 기둥부를 포함하고, 상기 코어 기판의 전도성 기둥부는 상기 제1 전도성 피처와 물리적 그리고 전기적으로 접촉하는 것인 상기 코어 기판과, 상기 재분배 구조의 제1 면 위로 연장되는 밀봉재로서, 각각의 코어 기판의 측벽을 따라 연장되는 상기 밀봉재와, 재분배 구조의 제2 면에 접속되는 집적 디바이스 패키지를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
[우선권 주장 및 교차 참조]
본 출원은 2020년 5월 20일에 출원한 미국 가출원 일련번호 제63/027,609호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트, 그래서 더 많은 기능을 집적시키기 위해 최소 피처(feature) 사이즈를 계속적으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 고기능성의 집적 회로는 다수의 입출력 패드를 필요로 한다. 하지만, 소형화가 중요한 애플리케이션에서는 소형의 패키지가 바람직할 수 있다.
전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상단에 적층되어 높은 수준의 집적도와 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 인터커넥트 구조의 단면도를 도시한다.
도 2a, 도 2b, 및 도 2c는 일부 예시적인 실시형태에 따라 캐리어 기판 상에 구조를 형성하는 중간 단계의 단면도 및 평면도이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 및 도 9는 일부 실시형태에 따라 패키지 구조를 형성하는 중간 단계의 단면도를 도시한다.
도 10은 일부 실시형태에 따라 패키지 구조를 형성하는 중간 단계의 평면도를 도시한다.
도 11은 일부 실시형태에 따라 패키지 구조를 형성하는 중간 단계의 단면도를 도시한다.
도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18은 일부 실시형태에 따라 패키지 구조를 형성하는 중간 단계의 단면도를 도시한다.
도 19는 일부 실시형태에 따라 패키지 구조를 형성하는 중간 단계의 단면도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시내용에는 다양한 양태의 패키지 구조 및 그 형성 방법이 기술된다. 여기에 설명하는 기술은 휨(warping)이 줄어든 다수의 인터커넥트 구조를 구비한 패키지 구조를 형성하여, 패키지 구조의 컴포넌트에 디바이스(예컨대, 집적 회로 패키지)를 본딩하는 접합부(joint)를 개선할 수 있다. 여기에 설명하는 기술은 특히 다수의 인터커넥트 또는 집적 회로 다이가 재분배 구조에 부착될 경우에, 휨(warping) 또는 균열(cracking)을 줄일 수 있다. 이런 방식으로 패키지 내의 응력을 줄이면 성능 및 수율을 높일 수 있다. 하나 이상의 재분배 구조가 다수의 인터커넥트 구조 위에 형성되어 인터커넥트 구조의 전도성 기둥부에 의해 인터커넥트 구조에 전기적으로 접속될 수 있다. 이것은 재분배 구조의 평면성(planarity)을 향상시킬 수 있다. 미세 라인 전도성 피처를 포함하는 제2 재분배 구조가 형성될 수 있고, 그래서 디바이스 성능을 높일 수 있다. 따라서, 여기에 설명하는 기술은 패키지 구조의 처리 시간 또는 비용을 삭감할 수 있다.
도 1은 일부 실시형태에 따른 예시적인 인터커넥트 구조(100)를 도시한다. 패키지 구조(200)(도 9 참조) 내에는 패키지 구조(200)에 대해 전기적 라우팅 및 구조적 안정성을 제공하기 위해 하나 이상의 인터커넥트 구조(100)가 포함될 수 있다. 일부 실형태에서, 인터커넥트 구조(100)는 예컨대 인터포저일 수도 또는 "반제품 기판"일 수도 있으며, 능동 디바이가 없을 수도 있다. 인터커넥트 구조(100)는 약 200 ㎛ 내지 약 3000 ㎛의 두께를 가질 수 있지만, 다른 두께도 가능하다.
일부 실시형태에서, 인터커넥트 구조(100)는 코어 기판(102) 상에 형성된 라우팅층(예컨대, 라우팅 구조(112 및 113))을 포함할 수 있다. 코어 기판(102)은 아지노모토 빌드업 필름(ajinomoto build-up film, ABF), 사전 함침 복합 섬유("프리프레그") 재료, 에폭시, 몰딩 화합물, 에폭시 몰딩 화합물, 유리 섬유 강화 수지 재료, 인쇄 회로 기판(PCB) 재료, 실리카 충전재, 폴리머 재료, 폴리이미드 재료, 종이, 유리 섬유, 부직포 유리 직물, 유리, 세라믹, 기타 라미네이트 등, 또는 이들의 조합과 같은 재료를 포함할 수 있다. 일부 실시형태에서, 코어 기판은 이중면 구리 클래드 라미네이트(CCL, copper-clad laminate) 기판 등일 수 있다. 코어 기판(102)은 약 30 ㎛ 내지 약 2000 ㎛의 두께를 가질 수 있지만, 다른 두께도 가능하다.
인터커넥트 구조(100)는 코어 기판(102)의 각 면 상에 형성된 하나 이상의 라우팅 구조(112/113) 및 코어 기판(102)을 통해 연장되는 관통 비아(110)를 구비할 수 있다. 라우팅 구조(112/113) 및 관통 비아(110)는 전기적 라우팅 및 상호접속을 제공한다. 관통 비아(100)는 예컨대 라우팅 구조(112) 및 라우팅 구조(113)를 상호접속시킬 수 있다. 라우팅 구조(112/113)는 각각 하나 이상의 라우팅층(108/109) 및 하나 이상의 유전체층(118/119)을 포함할 수 있다. 일부 실시형태에서, 라우팅층(108/109) 및/또는 관통 비아(110)는 구리, 니켈, 알루미늄, 기타 전도성 재료 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 유전체층(118/119)은 빌드업 재료, ABF, 프리프레그 재료, 라미네이트 재료, 코어 기판(102)에 대해 전술한 것과 유사한 또 다른 재료, 등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 다른 실시형태에서는, 인터커넥트 구조(100)가 하나의 라우팅 구조(예컨대, 112 또는 113)만 포함할 수도 라우팅 구조(112/113)가 각각 더 많거나 더 적은 라우팅층을 포함할 수도 있다. 라우팅 구조(112/113)의 각 라우팅층은 약 5 ㎛와 약 50 ㎛ 사이의 두께를 가질 수 있고, 라우팅 구조(112/113)는 각각 약 2 ㎛와 약 50 ㎛ 사이의 전체 두께를 가질 수 있지만, 다른 두께도 가능하다.
일부 실시형태에서, 코어 기판(102)에서 관통 비아(110)를 위한 개구부는 충전재(111)로 충전될 수 있다. 충전재(111)는 관통 비아(110)의 전도성 재료에 대한 구조적 지지 및 보호를 제공할 수 있다. 일부 실시형태에서, 충전재(111)는 몰딩 재료, 에폭시, 에폭시 몰딩 화합물, 수지, 모노머 또는 올리고머를 포함한, 예컨대 아크릴화 우레탄, 고무 변성 아크릴화 에폭시 수지, 또는 다기능 모노머와 같은 재료, 등 또는 이들의 조합과 같은 재료일 수 있다. 일부 실시형태에서, 충전재(111)는 안료 또는 염료(예컨대, 색상용), 또는 리올로지(rheology)를 변형하거나, 접착력을 개선하거나, 충전재(111)의 다른 특성에 영향을 미치는 기타 충전재 및 첨가제를 포함할 수 있다. 일부 실시형태에서는, 관통 비아(110)의 전도성 재료가 관통 비아(110)를 완전히 충전하여, 충전재(111)를 생략할 수도 있다.
일부 실시형태에서, 인터커넥트 구조(110)는 인터커넥트 구조(100)의 하나 이상의 면 위에 형성된 패시베이션층(107)을 포함할 수 있다. 패시베이션층(107)은 질화물, 산화물, 폴리이미드, 저온 폴리이미드, 솔더 레지스트, 이들의 조합 등과 같은 재료일 수 있다. 형성된다면, 패시베이션층(107)은 라우팅 구조(112/113)의 라우팅층(108/109)의 부분을 노출시키기 위해 (예컨대, 적절한 포토리소그래피 및 에칭 공정을 사용하여) 패터닝될 수 있다. 개구부에 의해 노출되는 라우팅층의 부분 상에는 전도성 기둥부(105)가 형성될 수 있다.
일부 실시형태에서, 전도성 기둥부(105)는 인터커넥트 구조(100)의 한쪽 또는 양쪽 라우팅 구조(112/113) 상에 형성된다. 예를 들어, 도 1은 라우팅 구조(112)의 최외측 라우팅층(108) 상에 형성된 전도성 기둥부(105)를 보여준다. 전도성 기둥부(105)는 라우팅 구조(112)와 후속해서 형성되는 재분배 구조(208)(도 7 참조) 사이에 전기 접속을 제공한다. 일부 실시형태에서, 전도성 기둥부(105)는 라우팅 구조(예컨대, 112 또는 113)의 라우팅층(예컨대, 108 또는 109)의 부분을 노출시키는 패시베이션층(108) 내의 개구부에 형성된 금속 포스트 또는 금속 기둥부를 포함한다. 전도성 기둥부(105)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등과 같은 적절한 공정에 의해 형성될 수 있다. 전도성 기둥부(105)는 구리, 티탄, 텅스텐, 알루미늄, 다른 금속, 합금 등, 또는 이들의 조합을 포함할 수 있다. 전도성 기둥부(105)는 솔더프리(solder-free)일 수 있다. 전도성 기둥부(115)는 실질적으로 수직의 측벽을 갖게 또는 테이퍼링된 측벽을 갖게 형성될 수 있다.
전도성 기둥부(105)를 형성하는 일례로서, 시드층(도시 생략)이 패시베이션층(107) 위에 그리고 그 패시베이션층(107) 내의 개구부(109)에 의해 노출되는 라우팅층(108/109)의 부분 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 특정 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위의 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 전도성 기둥부(105)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대 산소 플라즈마 등을 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출 부분은, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 전도성 기둥부(105)를 형성한다.
일부 실시형태에서, 전도성 기둥부(105)는 이 금속 기둥부의 상단 상에 형성된 금속 캡층을 포함한다. 금속 캡층은 니켈, 주식, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 전도성 기둥부(105)는 이어서 평탄화될 수 있다(도 4 참조). 여기에서 설명하는 바와 같이 전도성 기둥부(105)를 사용하면 후속으로 형성되는 재분배 구조(208)(도 7 참조)의 평면성을 높이고 휨을 줄일 수 있고, 그래서 패키지 구조(예컨대, 도 9에 도시하는 패키지 구조(200) 등) 내에서의 접합 불량 또는 분리(delamination) 가능성을 줄일 수 있다. 또한, 인터커넥트 구조(100)의 두께 변화의 영향을 줄이기 위해 평탄화 공정이 사용될 수 있다.
일부 실시형태에서, 전도성 기둥부(105)는 약 10 ㎛ 내지 약 500 ㎛의 범위의 높이(H1)를 갖도록 형성될 수 있다. 평탄화(도 4 참조) 후, 전도성 기둥부(105)의 높이가 감소할 수 있다. 일부 실시형태에서, 전도성 기둥부(105)는 약 20 ㎛ 내지 약 800 ㎛의 범위의 폭(W1)을 갖도록 형성될 수 있지만, 다른 폭도 가능하다. 경우에 따라, 더 큰 폭을 가진 전도성 기둥부가 상부의 재분배 구조(예컨대, 재분배 구조(208))에 대한 더 우수한 전기 접촉을 제공할 수도 있다. 일부 실시형태에서, 전도성 기둥부(105)는 약 50 ㎛ 내지 약 1,000 ㎛의 범위의 피치(P1)를 갖도록 형성될 수 있지만, 다른 피치도 가능하다.
도 2a 내지 도 10은 일부 실시형태에 따른 패키지 구조(200)(도 10 참조)의 형성에 있어서 중간 단계를 도시한다. 도 10은 패키지 구조(200)의 개략적 평면도를 도시하고, 도 3 내지 도 9는 도 10에 도시한 기준 단면 A-A을 통과한 단면도를 도시한다. 패키지 구조(200)는 인터커넥트 구조(100A 및 100B)로서 표시되는 다수의 인터커넥트 구조(100) 위에 형성되는 재분배 구조(208)를 포함한다. 인터커넥트 구조(100A-B)는 도 1에 도시한 인터커넥트 구조(100)와 유사할 수도 있고, 인터커넥트 구조(100A 및 100B)는 서로 상이할 수도 있다. 패키지 구조 내의 인터커넥트 구조의 수, 배열, 또는 치수는 도시한 것과 상이할 수도 있다.
도 2a 내지 도 7은 다수의 전도성 라인(205A-F), 다수의 유전체층(206A-G), 및 다수의 전도성 비아(207A-F)를 포함하는 재분배 구조(208)의 형성을 도시한다. 재분배 구조(208)는 예시로서 도시되며, 다른 실시형태에서는 더 많거나 더 적은 전도성 라인, 유전체층, 및/또는 전도성 비아가 사용될 수도 있다. 재분배 구조(208)는 이하에서 설명하는 것과는 상이한 재료 및/또는 기술을 사용하여 형성될 수도 있다.
도 2a를 참조하면, 일부 실시형태에 따라 인터커넥트 구조(100A-B)가 캐리어 기판(202)에 부착된다. 일부 실시형태에서, 인터커넥트 구조(100)는 캐리어 기판(202) 상에 형성되는 박리층(203) 등에 부착될 수 있다. 일부 실시형태에서, 캐리어 기판(202)에 부착되는 인터커넥트 구조(100)는 약 15 mm 내지 약 500 mm의 범위의 길이(L1)를 가질 수 있지만, 다른 길이도 가능하다. 일부 실시형태에서, 인접한 인터커넥트 구조들(100)은 약 40 ㎛ 내지 약 5000 ㎛의 범위의 횡방향 거리(D1)만큼 이격될 수 있지만, 다른 이격 거리도 가능하다.
캐리어 기판(202)은 예컨대 실리콘 기판(예컨대, 실리콘 웨이퍼)과 같은 실리콘계 재료, 유리 재료, 실리콘 산화물, 또는 알루미늄 산화물 등의 다른 재료, 또는 이들의 조합을 포함할 수 있다. 도 2b는 캐리어 기판(202)이 실리콘 웨이퍼인 예시를 도시한다. 일부 실시형태에서, 캐리어 기판(202)은 예컨대 유리 재료, 플라스틱 재료, 또는 유기 재료와 같은 적절한 유전체 재료로 형성되는 지지용 기판일 수 있는 패널 구조일 수 있다. 패널 구조는 예컨대 직사각형 패널일 수 있다. 도 2c는 캐리어 기판(202)이 패널 구조인 예시를 도시한다. 도 2b 내지 도 2c는 캐리어 기판(202)에 부착되는 인터커넥트 기판(100A-B)의 다수 세트를 도시한다. 이런 식으로, 다수의 구조가 캐리어 기판(202) 상에 동시에 형성될 수 있다. 캐리어 기판(202) 상에 형성되는 구조는 개별 패키지 구조(200)(도 9 참조)를 형성하는 공정의 일부로서 후속해서 개편화될 수 있다.
도 2a를 참조하면, 후속되는 캐리어 기판(202)의 디본딩을 용이하게 하기 위해 박리층(release layer)(203)이 캐리어 기판(202)의 상면 상에 형성될 수 있다. 박리층(203)은 폴리머계 재료로 형성되어, 후속 단계에서 형성되는 상부 기판으로부터 캐리어 기판(202)과 함께 제거될 수 있다. 일부 실시형태에 있어서, 박리층(203)은 에폭시계 열박리성(epoxy-based thermal-release) 재료라서, 가열시 광열 변환(Light-to-Heat-Conversion, LTHC) 박리 코팅과 같이 그 접착성을 소실한다. 다른 실시형태에 있어서, 박리층(203)은 UV(ultra-violet) 글루라서, uv광에 노출될 때에 그 접착성을 소실한다. 박리층(203)은 액체처럼 분배되어 경화될 수도, 캐리어 기판(202) 상에 적층된 적층막일 수도, 동류의 것일 수도 있다. 박리층(203)의 상면은 평평할 수 있고, 고도의 동일 평면성(co-planarity)을 가질 수 있다. 일부 실시형태에서는, 박리층(203)을 대신하여 또는 박리층(203)에 추가하여 다이 어태치 필름(DAF)(도시 생략)이 사용될 수도 있다.
도 3에서, 언더필(underfill)(224)이 인터커넥트 구조(100A-B)의 측벽을 따라 그리고 인터커넥트 구조(100A-B) 사이의 갭에 퇴적된다. 언더필(224)은 도 3에 도시하는 바와 같이 전도성 기둥부(105)를 덮을 수 있다. 언더필(224)은 몰딩 화합물, 밀봉재(encapsulant), 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있다. 언더필(224)은 전도성 기둥부(105)를 보호하고 패키지 구조(200)(도 9 참조)에 대한 구조적 지지를 제공할 수 있다. 일부 실시형태에서, 언더필(224)은 압축 몰딩 공정, 전사 몰딩 공정 등을 사용하여 도포될 수 있다. 일부 실시형태에서, 언더필(224)은 액상 또는 반액상으로 도포된 다음 이어서 경화될 수 있다.
도 4에서, 일부 실시형태에 따라, 언더필(224)에 대해 평탄화 공정이 수행되어 전도성 기둥부(105)를 노출시킨다. 평탄화 공정은 예컨대 연삭 공정 및/또는 화학적 기계 연마(CMP) 공정을 포함할 수 있다. 평탄화 공정을 수행한 후에, 전도성 기둥부(105) 및 언더필(224)의 상면들은 공정 편차 내에서 실질적으로 같은 높이(예컨대, 평면)일 수 있다. 경우에 따라, 평탄화 공정은 전도성 기둥부의 높이를 줄인다. 일부 실시형태에서, 평탄화 공정을 수행한 후에, 인터커넥트 구조(100A-B) 상의 언더필(224)의 두께(T1)는 약 10 ㎛ 내지 약 500 ㎛의 범위일 수 있지만, 다른 두께도 가능하다. 두께(T1)는 또한 평탄화 후의 인터커넥트 구조(100A-B)로부터 돌출하는 높이에 대응할 수도 있고 인터커넥트 구조(100A-B 및 상부의 재분배 구조(208)(도 6 참조) 사이의 수직 거리에 대응할 수도 있다.
도 5에서, 일부 실시형태에 따라, 재분배 구조(208)의 전도성 비아(207A)가 전도성 기둥부(105)의 일부 또는 전부 상에 형성된다. 전도성 비아(207A)는 전도성 기둥부(105)와 후속으로 형성되는 재분배 구조(208)의 전도성 라인(205A) 사이에 전기 접속을 형성한다. 전도성 비아(207A)를 형성하기 위한 일례로서, 언더필(224) 및 전도성 기둥부(105) 위에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패터닝은 포토레지스트 내의 개구부가 전도성 비아(207A)의 패턴에 대응하도록 하부의 전도성 기둥부(105)의 부분을 노출시키기 위해 포토레지스트를 통과하는 개구부를 형성한다. 그런 다음, 포토레지스트의 개구부 내에 그리고 전도성 기둥부(105)의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등, 또는 이들의 조합을 포함할 수 있다. 포토레지스트는 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다.
도 6을 참조하면, 전도성 비아(207A)를 형성한 후에, 일부 실시형태에 따라, 유전체층(206A) 및 전도성 라인(205A)이 형성된다. 유전체층(206A)은 언더필(224), 전도성 기둥부(105) 위에 그리고 전도성 비아(207A) 상에 그리고 전도성 비아(207A) 주위에 형성된다. 일부 실시형태에서, 유전체층(206A)은 프리프레그, 수지, 수지 코팅된 구리(RCC), 몰딩 화합물, 폴리이미드, 광이미지 유전체(PID, photo-imageable dielectric) 에폭시 등과 같은 밀봉재이고, 압축 몰딩, 전사 몰딩, 스핀온 코팅 등과 같은 적절한 기술에 의해 도포될 수 있다. 밀봉재는 액상 또는 반액상으로 도포된 다음 경화될 수 있다. 일부 실시형태에서, 유전체층(206A)은 전도성 비아(207A)가 매립되거나 덮여지도록 형성되고, 그런 다음 전도성 비아(207A)를 노출시키기 위해 유전체층(206A)에 대해 평탄화 공정이 수행된다. 유전체층(206A) 및 전도성 비아(207A)의 최상면들은 평탄화 공정 후에, 공정 편차 내에서 실질적으로 같은 높이(예컨대, 평면)일 수 있다. 평탄화 공정은 예컨대 연삭 공정 및/또는 CMP 공정을 포함할 수 있다. 일부 실시형태에서, 유전체층(206A)은 실리콘 산화물, 실리콘 질화물 등과 같은 기타 재료를 포함할 수도 있다. 일부 실시형태에서, 유전체층(206A)은 약 5 ㎛ 내지 약 50 ㎛의 범위의 두께를 갖도록 형성되지만, 다른 두께도 가능하다.
그런 다음 일부 실시형태에 따라 재분배 구조(208)의 전도성 라인(205A)이 유전체층(206A) 및 전도성 비아(207A) 상에 형성된다. 전도성 비아(205A)는 예를 들어 전도성 라인, 재분배층 또는 재분배 라인, 컨택 패드, 또는 유전체층(206A)의 주면 위로 연장되는 기타 전도성 패드를 포함할 수 있다. 전도성 라인(205A)을 형성하기 위한 일례로서, 시드층이 유전체층(206A) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위의 구리층을 포함할 수 있다. 시드층은 예컨대 물리적 기상 증착(PVD) 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 노광될 수 있는데, 포토레지스트의 패턴은 전도성 라인(205A)에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토레지스트를 통과하는 개구부를 형성하고, 그런 다음 포토레지스트의 개구부에 그리고 시드층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등, 또는 이들의 조합을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마, 화학적 박리 공정 등을 사용해서, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출 부분은, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 전도성 재료 및 시드층의 잔여 부분이 전도성 라인(205A)을 형성한다. 전도성 라인(205A)을 형성하는 다른 기술도 가능하다. 경우에 따라, 유전체층(206A) 및 전도성 비아(207A)와 전도성 라인(205A)을 포함한 금속화 패턴이 재분배 구조(208)의 재분배층을 형성한다.
도 7에서, 일부 실시형태에 따라, 전술한 단계 및 공정은 재분배 구조(208)의 추가 재분배층을 형성하기 위해 반복된다. 도 7에 도시하는 추가 재분배층은 추가 유전체층(206B-G)과, 추가 전도성 라인(205B-F)과, 추가 전도성 비아(207B-F)를 포함한다. 재분배 구조(208)의 재분배층은 6개 층의 전도성 라인을 포함하는 재분배 구조(208)의 일례로서 도시되지만, 재분배 구조(208)를 위해 더 많거나 더 적은 유전체층, 전도성 라인, 또는 전도성 비아가 형성될 수도 있다. 더 적은 수의 재분배층이 형성된다면, 후술하는 일부 단계 및 공정은 생략될 수도 있다. 더 많은 수의 재분배층이 형성된다면, 후술하는 일부 단계 및 공정은 반복될 수 있다.
재분배 구조(208)의 추가 재분배층은 유전체층(206A), 전도성 라인(205A), 및 전도성 비아(207A)에 대해 전술한 바와 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 전도성 비아(207B)가 전도성 라인(205A) 상에 형성될 수 있는데, 이것은 전도성 비아(207A)와 유사한 방법 및 유사한 재료로 형성될 수 있다. 그런 다음 유전체층(206B)이 유전체층(206A), 전도성 라인(205A), 및 전도성 비아(207) 위에 형성될 수 있다. 유전체층(206B)은 유전체층(206A)과 유사한 방법으로 그리고 유사한 재료로 형성될 수 있다. 전도성 비아(207B)를 노출시키기 위해 유전체층(206B)에 대해 평탄화 공정이 수행될 수 있다. 그런 다음 전도성 라인(205B)이 유전체층(206B) 및 전도성 비아(207B) 상에 형성될 수 있다. 전도성 라인(205B)은 하부의 전도성 비아(207A)와 물리적으로 그리고 전기적으로 접촉한다. 전도성 라인(205B)은 전도성 라인(205A)과 유사한 방법으로 그리고 유사한 재료로 형성될 수 있다. 일부 실시형태에서, 전도성 라인 및/또는 전도성 비아는 상이한 사이즈를 갖도록 형성될 수 있다. 예를 들어, 전도성 라인 또는 전도성 비아 중 하나 이상은 다른 전도성 라인 또는 전도성 비아와는 상이한 폭, 피치, 또는 두께를 가질 수 있다. 일부 실시형태에서, 유전체층 중 하나 이상은 다른 유전체층과는 상이한 재료로 형성될 수도 상이한 두께를 가질 수도 잇다. 복수의 재료로 형성되는 유전체층을 구비한 재분배 구조(500)는 도 19와 관련하여 후술된다.
전도성 라인(205C, 205D, 205E, 및 205F), 전도성 비아(207B, 207C, 207D, 207E, 및 207F), 및 유전체층(206C, 206D, 206E, 206F, 및 206G)을 형성하기 위해 상이한 것과 유사한 단계 또는 공정이 수행될 수 있다. 최상부 유전체층(206G)이 최상부 전도성 라인(205F) 및 유전체층(206E) 위에 형성될 수 있다. 최상부 유전체층(206G)은 유전체층(206A-E)과 유사한 재료로 또는 상이한 재료로 형성될 수 있다. 예를 들어, 일부 실시형태에서, 최상부 유전체층(206G)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시형태에서, 유전체층(206G)은 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 등으로 형성된다. 유전체층(206G)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 조건에 맞는 퇴적 공정에 의해 형성될 수 있다. 전도성 비아(207A-F), 유전체층(206A-G), 및 전도성 비아(205A-F)를 형성하기 위한 한가지 공정을 설명하였지만, 재분배 구조(208)의 재분배층을 형성하기 위해 다른 공정도 사용될 수 있는 것이 이해될 것이다. 예를 들어, 재분배층의 전도성 비아 및 전도성 라인은, 전도성 비아에 대응하는 비아부 및 전도성 라인에 대응하는 라인부를 포함하는 단일 금속화 패턴을 형성함으로써, 동시에 형성될 수도 있다. 이 실시형태에서, 금속화 패턴의 라인부는 유전체의 주면 상에 있고 주면을 따라 연장되고, 금속화 패턴의 비아부는 유전체층을 통해 연장되어 전도성 라인을 하부의 전도서 피처에 물리적으로 그리고 전기적으로 결합시킨다. 이 실시형태에서는, 동일한 재분배층의 전도성 비아와 전도성 라인 사이에는 시드층이 형성되지 않는다.
도 8에서, 일부 실시형태에 따라 전도성 커넥터(212)가 재배선 구조(208) 상에 형성된다. 전도성 커넥터(212)는 집적 회로 패키지(250)(도 9 참조)와 같은 다이 또는 다른 패키지 구조와의 물리적 그리고 전기적 접속을 가능하게 한다. 일부 실시형태에서, 재분배 구조(208)의 최상부 전도성 라인(예컨대, 전도성 라인(205F))을 노출시키기 위해 재분배 구조의 최상부 유전체층(예컨대, 유전체층(206G))에 개구부가 형성될 수 있다. 개구부는 전도성 커넥터(212)가 후속해서 형성되는 전도성 라인의 부분을 노출시킨다. 개구부는 예컨대 레이저 천공 공정을 사용하여 형성될 수 있다. 다른 실시형태에서는, 유전체층(206G) 위에 포토레지스트를 형성하고, 포토레지스트를 패터닝하고, 적절한 에칭 공정(예컨대, 습식 에칭 공정 및/또는 건식 에칭 공정)을 사용해, 패터닝된 포토레지스트를 통해 유전체층(206G)을 에칭함으로써, 개구부가 형성될 수도 있다.
그런 다음 전도성 커넥터(212)가 전도성 라인(205F) 상에 형성되어 재분배 구조(208)와 전기적으로 접속할 수 있다. 전도성 커넥터(212)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 기둥부(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 기술로 형성된 범프 등일 수 있다. 전도성 커넥터(212)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(212)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등등을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시형태에 있어서, 전도성 커넥터(212)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥부(예컨대, 구리 기둥부)를 포함한다. 금속 기둥부는 솔더 프리일 수도 있고 실질적으로 수직 측벽을 갖는다. 일부 실시형태에서는, 금속 캡층이 금속 기둥부의 상측 상에 형성된다. 금속 캡층은 니켈, 주식, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 일부 실시형태에서, 전도성 커넥터(212)를 형성하기 전에 전도성 라인(205F) 상에 UBM(도시 생략)이 형성된다.
도 9는 일부 실시형태에 따라, 집적 회로 패키지(250)를 전도성 커넥터(212)에 부착하여 패키지 구조(200)를 형성하는 것을 도시한다. 일부 실시형태에서, 캐리어 기판(202)은 캐리어 기판(202)를 떼어내도록(또는 "분리하도록") 디본딩(de-bond)된다. 일부 실시형태에서, 디본딩은, 박리층(202)이 광 열에 의해 분해되어 캐리어 기판(202)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 캐리어 기판(202)의 박리층(203)에 투사하는 것을 포함한다. 다수의 구조가 캐리어 기판(202) 상에 형성될 수 있고 그래서 개별 구조를 형성하도록 개편화될 수 있는데, 이것은 개별 패키지 구조(200)를 형성하기 위해 후속해서 처리된다. 구조들은 예컨대 구조를 개별 피스로 분리하는 하나 이상의 소 블레이드(saw blade)를 사용하여 개편화되어, 하나 이상의 개편화된 구조를 형성할 수 있다. 그러나, 레이저 어블레이션 또는 하나 이상의 습식 에칭을 비롯한 임의의 적절한 개편화도 사용될 수 있다. 개편화 공정은 인터커넥트 구조(100)의 측벽 상에 언더필(224)이 남아 있게 할 수도 있고, 개편화 공정은 인터커넥트 구조(100의 측벽으로부터 언더필(224)을 제거할 수도 있다. 개편화 공정 후에, 재분배 구조(208)은 인터커넥트 구조(100)의 측벽과 동일 평면에 있는 측벽을 가질 수도 있고, 재분배 구조(208)는 인터커넥트 구조(100)의 측벽 상에 남아 있는 언더필(224)과 동일 평면에 있는 측벽을 가질 수도 있다. 일부 실시형태에서, 인터커넥트 구조(100)의 측벽 상에 남아 있는 언더필(224)의 두께는 약 40 ㎛ 내지 약 5,000 ㎛의 범위의 두께(D4)를 가질 수 있지만, 다른 두께도 가능하다. 두께(D4)는 재분배 구조(208)의 측벽과 인터커넥트 구조(100) 사이의 횡방향 오프셋에 대응할 수도 있다.
하나 이상의 집적 회로 패키지(250)가 전도성 커넥터(212)에 물리적 그리고 전기적으로 접속되어 집적 회로 패키지(250)와 재분배 구조(208) 사이를 전기적으로 접속한다. 집적 회로 패키지(250)는 픽앤플레이스 공정(pick-and-place process)과 같은 적절한 공정을 사용하여 전도성 커넥터(212) 상에 배치될 수 있다. 도 9는 하나의 집적 회로 패키지(250)의 부착을 도시하지만, 다른 실시형태에서는 1개, 2개, 3개 이상의 집적 회로 패키지(250)가 전도성 커넥터(212)에 부착될 수도 있다. 일부 실시형태에서, 전도성 커넥터(212)에 부착된 집적 회로 패키지(250)는 동일한 유형의 집적 회로 패키지를 복수 개 포함할 수도 있고 2개 이상의 상이한 유형의 집적 회로 패키지를 포함할 수도 있다. 도 9는 형성 공정 동안에 임의의 적절한 이전 공정에서 수행될 수 있는, 개편화 후의 패키지 구조(200)를 도시한다. 일부 실시형태에서, 패키지 구조(200)의 양 측 사이의 횡방향 거리는 약 30 nm와 약 500 nm 사이이지만, 다른 거리도 가능하다.
일부 실시형태에서 집적 회로 패키지(250)는 하나 이상의 집적 회로 다이(252)를 포함할 수 있다. 도 9의 단면도는 3개의 집적 회로 다이(252A-C)를 보여주고 있지만, 집적 회로 패키지(250)는 보여지는 것보다 더 많거나 더 적은 집적 회로 다이(252)를 포함할 수도 있다. 집적 회로 다이(252)는 예컨대 로직 다이(예컨대, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 컴포넌트-온-웨이퍼(CoW), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예컨대, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), RF(radio frequency) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이) 등등, 또는 이들의 조합을 포함할 수도 있다. 예를 들어, 일부 실시형태에서, 집적 회로 패키지(250)는 로직 다이(252B) 및 로직 다이(252B)와 인터페이싱하는 다수의 I/O 다이(252A 및 252C)를 포함하지만, 집적 회로 다이(252)의 다른 구성도 가능하다. 집적 회로 다이(252)는 다수의 메모리 다이를 포함하는, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory), 등등과 같은 메모리 디바이스일 수 있다. 집적 회로 다이(252)는 하나 이상의 웨이퍼 내에 형성되는데, 후속 단계에서 개편화되는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 다이(252)는 알려진 제조 기술을 사용하여 기타 유사한 또는 상이한 집적 회로 다이(252)와 패키징된다.
집적 회로 패키지(250)는 예컨대 집적 회로 다이(252) 사이에서 전기적 라우팅 및 접속을 제공하는 라우팅 구조(254)를 포함할 수 있다. 또한 라우팅 구조(254)는 집적 회로 패키지(250)를 전도성 커넥터(212)에 접속할 수 있다. 라우팅 구조(254)는 하나 이상의 재분배층, 통합 팬아웃 구조(InFO), 기판 관통 비아(TSV), 금속화 패턴, 전기적 라우팅, 전도성 라인, 전도성 비아 등, 또는 이들의 조합을 포함할 수 있다.
집적 회로 패키지(250)는 집적 회로 패키지(250)의 전도성 영역(예컨대, 라우팅 구조(254)의 일부일 수 있는, 컨택 패드, 전도성 커넥터, 솔더 범프 등)이 재분배 구조(208) 상의 대응하는 전도성 커넥터(212)와 정렬되도록 배치될 수 있다. 물리적 접촉에 있어서, 전도성 커넥터(212)를 집적 회로 패키지(250)에 본딩하여 패키지 구조(250)를 형성하기 위하여 리플로우 공정이 사용될 수 있다. 도 9에 도시하는 바와 같이, 집적 회로 패키지(250)와 재분배 구조(208) 사이에 언더필(214)이 퇴적될 수 있다. 또한 언더필(214)은 전도성 커넥터(212)를 적어도 부분적으로 둘러쌀 수 있다. 언더필(214)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있고, 전술한 언더필(224)과 유사할 수도 있다.
계속 도 9를 참조하면, 외부 커넥터(216)가 인터커넥트 구조(100) 상에 형성될 수 있다. 일부 실시형태에서, 먼저 UBM이 인터커넥트 구조(100) 상에 형성되고, 외부 커넥터(216)가 UBM 위에 형성된다. 외부 커넥터(216)는 예컨대 컨택 범프 또는 솔더 볼일 수 있지만, 임의의 적절한 타입의 커넥터가 사용될 수도 있다. 외부 커넥터(216)가 컨택 범프인 실시형태에서, 외부 커넥터(216)는 주석 등의 재료 또는 은, 무연 주석, 또는 구리 등의 기타 적절한 재료를 포함할 수도 있다. 외부 커넥터(216)가 솔더 범프인 실시형태에서, 외부 커넥터(216)는 처음에 증착(evaporation), 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 솔더 층을 형성함으로써 형성될 수 있다. 솔더 층이 구조 상에 형성되었으면, 재료를 외부 커넥터(216)를 위한 바람직한 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 일부 실시형태에서, 외부 커넥터(216)는 약 100 ㎛ 내지 약 1,500 ㎛의 피치를 가질 수 있지만, 다른 거리도 가능하다. 이런 식으로, 패키지 구조(200)가 형성될 수 있다.
일부 실시형태에서, 패키지 구조(200)의 휨을 줄이기 위해 추가 기계적 지지를 제공하도록 옵션의 지지 링(220)이 패키지 구조(200)에 부착된다. 지지 링(00)은 접착제, 접착막 등에 의해 패키지 구조(200)에 부착될 수 있다. 지지 링(220)은 금속과 같은 재료일 수 있지만, 다른 재료도 사용될 수 있다. 경우에 따라, 지지 링(220)의 외부 에지는 패키지 구조(200)의 측벽과 같은 높이일 수도 있다. 지지 링(220)은 약 50 ㎛ 내지 약 1,500 ㎛의 두께를 가질 수 있지만, 다른 두께도 가능하다.
도 10은 도 9에 도시한 구조의 단면도를 도시하는데, 도 9의 단면은 도 10에 도시한 기준 단면(A-A)을 통과한다. 옵션의 지지 링(220)과 같은, 도 9에 도시한 피처 중 일부는 명료함을 위해 도 10에서 생략되었다. 점선의 윤곽은 패키지 구조(200) 내에서의 인터커넥트 구조(100)의 위치를 보여준다. 도 10은 4개의 인터커넥트 구조(100)를 도시하지만, 더 많거나 더 적은 인터커넥트 구조(100)가 존재할 수 있는 다른 실시형태에서는, 인터커넥트 구조(100)가 도시된 것과는 상이한 사이즈 또는 형상일 수도 있고 인터커넥트 구조(100)가 도시된 것과는 상이한 배열을 가질 수도 있다. 일부 실시형태에서, 패키지 구조(200)의 한면 또는 양면은 약 30 mm 내지 약 500 mm의 범위의 길이(L1)를 가질 수 있지만, 다른 길이도 가능하다.
경우에 따라, 여기에 설명하는 바와 같이 다수의 인터커넥트 구조(100) 위에 재분배 구조(208)를 형성함으로써, 패키지 구조(300)의 응력 또는 휨이 감소할 수 있다. 패키지 구조(200)에 다수의 인터커넥트 구조(100)를 사용하면 제조 비용을 절감하고 어셈블리 시간을 단축하고, 패키지 구조(200)의 휨을 줄일 수 있다. 예를 들어, 도 4에 도시하는 바와 같이 언더필(224) 및 전도성 기둥부(105)를 평탄화함으로써, 상부의 재분배 구조(208)의 평면성을 더 높게 달성할 수 있다. 패키지 구조(200)의 휨을 저감시킴으로써, 집적 회로 패키지(250)와 재분배 구조(208) 사이에서 전도성 커넥터(212)에 관한 문제의 우려를 줄이거나 없앨 수 있다. 이러한 문제는 접합 불량, 접합 균열, 범프 피로, 냉간 접합, 고응력 등을 포함할 수 있다. 이런 식으로, 여기에서 설명하는 기술은 디바이스 신뢰성, 수율 및 성능을 높일 수 있다.
도 11은 일부 실시형태에 따라 단일 인터커넥트 구조(100)를 포함하는 패키지 구조(300)의 단면도를 도시한다. 패키지 구조(300)는 도 9에 도시한 패키지 구조(200)와 유사하지만, 패키지 구조(300)는 다수의 인터커넥트 구조(100) 대신에 단일의 인터커넥트 구조(100)를 포함한다. 단일 인터커넥트 구조(100)를 갖는 실시형태에서, 단일 인터커넥트 구조(100)는 약 15 mm 내지 약 500 mm의 길이(L3)를 가질 수 있지만, 다른 길이도 가능하다. 도 11에 도시하는 인터커넥트 구조(100)는 전도성 기둥부(105)를 포함하여, 도 3 내지 도 7에 대해 설명한 공정과 유사하게 인터커넥트 구조(100) 위에 재분배 구조(208)를 형성할 수 있다. 여기에서 설명하는 기술은 또한 단일 인터커넥트 구조(100)를 포함하는 패키지 구조의 휨을 저감할 수 있어, 전술한 바와 같이, 디바이스 신뢰성, 수율, 및 성능을 높일 수 있다.
도 12 내지 도 18은 일부 실시형태에 따른 패키지 구조(400)(도 18 참조)의 형성에 있어서 중간 단계를 도시한다. 패키지 구조(400)는 도 9에 도시한 패키지 구조(200)와 유사하지만, 제2 재분배 구조(408)가 제1 재분배 구조(402) 위에 형성되고, 제2 재분배 구조(408)는 제1 재분배 구조(402)와는 상이한 기술을 사용하여 형성된다. 제1 재분배 구조(402)는 전술한 재분배 구조(208)와 유사하며 유사한 기술을 사용하여 형성될 수 있다. 제2 재분배 구조(408)은 약 2 ㎛ 이하의 폭을 가진 전도성 라인과 같은, 더 작은 전도성 라인의 형성을 가능하게 하는 기술(예컨대, 실리콘 팹 제조 공정을 포함할 수 있는 "미세 라인" 공정)을 사용하여 형성될 수 있다. 경우에 따라, 제2 재분배 구조(408)를 형성하는 데에 상이한 기술을 사용하게 되면, 이하에서 상세하게 설명하겠지만, 전기적 성능이 향상될 수 있다. 일부 실시형태에서, 제2 재분배 구조(408)는 제1 재분배 구조(402)의 측벽과 동일 평면에 있는 측벽을 가질 수 있다.
도 12는 일부 실시형태에 따른, 인터커넥트 구조(100A-B) 위에 형성된 제1 재분배 구조(402)를 도시한다. 도 12에서 도시하는 제1 재분배 구조(402)는 도 7에 도시한 재분배 구조(208)과 유사할 수 있지만, 최상부 유전체층(206G)이 최상부 전도성 라인(205F) 위에 형성되지 않는다. 제1 재분배 구조(402)는 재분배 구조(208)과 유사한 재료 및 기술을 사용하여 형성될 수 있다. 예를 들어, 제1 재분배 구조(402)는 다수의 전도성 라인(205A-F), 다수의 유전체층(206A-G), 및 다수의 전도성 비아(207A-F)를 포함한다. 제1 재분배 구조(402)는 예시로서 도시되며, 다른 실시형태에서는 더 많거나 더 적은 전도성 라인, 유전체층, 및/또는 전도성 비아가 사용될 수도 있다.
도 13 내지 도 16은 일부 실시형태에 따른 제2 재분배 구조(408)(도 16 참조)의 형성에 있어서 중간 단계를 도시한다. 제2 재분배 구조(408)는 금속화 패턴(405A-C) 및 유전체층(406A-D)을 포함한다. 제2 재분배 구조(408)는 도시한 것과는 상이한 수의 금속화 패턴 또는 유전체층을 가질 수도 있다. 더 적은 수의 재분배층의 제2 재분배 구조(408)가 형성된다면, 후술하는 일부 단계 및 공정은 생략될 수도 있다. 더 많은 수의 재분배층이 형성된다면, 후술하는 일부 단계 및 공정은 반복될 수 있다.
도 13에서, 유전체층(406A)이 제1 재분배 구조(402) 상에 형성된다. 유전체층(406A)은 유전체층(206F) 및 전도성 라인(205F) 위에 형성된다. 일부 실시형태에 있어서, 유전체층(406A)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 일부 실시형태에 있어서, 유전체층(406A)은 리소그래피 공정을 사용해서 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료로 형성된다. 다른 실시형태에서는, 유전체층(406A)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 등, 또는 이들의 조합으로 형성된다. 유전체층(406A)은 스핀 코팅, 화학적 기상 퇴적(CVD), 라미네이트 등 또는 이들의 조합 등의 임의의 조건에 맞는 퇴적 공정에 의해 형성될 수 있다.
도 14에서, 전도성 라인(205F)의 부분을 노출시키는 개구부를 형성하기 위해 유전체층(406A)잉 패터닝된다. 패터닝은, 유전체층(406A)이 감광성 재료일 경우에는 유전체층(406A)을 광에 노출시키고 현상하는 공정, 또는 유전체층(406A)이 감광성이 아닌 경우에는 예컨대 이방성 에칭을 사용한 에칭 공정과 같은 조건에 맞는 공정에 의해 이루어질 수 있다.
도 15에서, 일부 실시형태에 따라, 금속화 패턴(405A)이 유전체층(406A) 위에 형성된다. 금속화 패턴(405A)은 하부의 전도성층(예컨대, 전도성 라인(205F))에 물리적 그리고 전기적으로 결합하기 위해 유전체층(406A)의 주면을 따라 연장되고 유전체층(406A)을 통해 연장되는 전도성 엘리먼트를 포함한다. 금속화 패턴(405A)을 형성하는 일례로서, 유전체층(406A) 위에 그리고 그 유전체층(406A)을 통해 전도성 라인(205F)까지 연장되는 개구부(136) 내에 시드층이 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위의 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광되고 현상될 수 있다. 패터닝은 시드층을 노출시키기 위해 포토레지스트를 통과하는 개구부를 형성하는데, 개구부의 패턴은 금속화 패턴(405A)에 대응한다. 그런 다음, 포토레지스트의 개구부 내에 그리고 시드층의 노출 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료 및 하부의 시드층의 부분의 조합이 금속화 패턴(405A)을 형성한다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 유전체층(406A) 및 금속화 패턴(405A)의 조합이 제2 재분배 구조(408)의 재분배층을 형성한다.
도 16에서, 일부 실시형태에 따라, 제2 재분배 구조(408)의 나머지 유전체층(406B-D) 및 금속화 패턴(405B-C)이 형성된다. 유전체층(406B-D) 및 금속화 패턴(405B-C)은 유전체층(406A) 및 금속화 패턴(405A)과 유사한 재료 및 기술을 사용하여 형성될 수 있다. 일부 실시형태에서, 제2 재분배 구조(408)의 유전체층의 일부 또는 전부는 제1 재분배 구조(402)의 유전체층보다 얇을 수 있다. 일부 실시형태에서, 제2 재분배 구조(408)의 유전체층의 일부 또는 전부는 제1 재분배 구조(408)의 유전체층보다 얇을 수 있다. 일부 실시형태에서, 제2 재분배 구조(408)의 유전체층 각각은 약 2 ㎛ 내지 약 15 ㎛의 범위의 두께를 갖지만, 다른 두께도 가능하다.
일부 실시형태에서, 제2 재분배 구조(408)의 금속화 패턴은 제1 재분배 구조(402)의 전도성 라인 및/또는 전도성 비아와는 상이한 사이즈를 가질 수 있다. 예를 들어, 제1 재분배 구조(402)의 전도성 라인 및/또는 비아는 제2 재분배 구조(408)의 금속화 패턴의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼우며, 그래서 더 긴 수평 라우팅을 가능하게 할 수 있다.
일부 실시형태에서, 제2 재분배 구조(408)의 금속화 패턴의 전도성 라인 각각은 약 0.5 ㎛ 내지 약 5 ㎛의 범위의 두께를 갖지만, 다른 두께도 가능하다. 일부 실시형태에서, 제2 재분배 구조(408)의 금속화 패턴은 약 2 ㎛ 미만의 라인 폭 또는 라인 공간을 갖도록 형성될 수 있다. 경우에 따라, 제2 재분배 구조(408)를 형성하기 위해 제1 재분배 구조(402)를 형성하는데 사용된 것과는 상이한 공정을 사용하게 되면 제2 재분배 구조(408) 내에 더 작은 피처 사이즈가 형성될 수 있다. 예를 들어, 제2 재분배 구조(408)를 형성하는데 실리콘 팹 처리 기술을 사용함으로써, 제2 재분배 구조(408)의 금속화 패턴은 더 작은 거칠기로 형성될 수 있다. 더 작은 거칠기의 전도성 피처는 더 작은 삽입 손실 및 더 적은 표피 효과를 가질 수 있기 때문에, 제2 재분배 구조(408) 내의 신호 무결성이 개선될 수 있다. 또한, 제2 재분배 구조(408)의 유전체층은 더 얇은 두께로 형성될 수 있는데, 이에 유전체층의 등가 직렬 저항(ESR) 또는 등가 직렬 인덕턴스(ESL)를 저감시켜서, 패키지 구조(40)의 전력 무결성을 개선할 수 있다. 이런 방식으로 더 미세한 피처를 갖는 제2 재분배 구조(408)를 형성함으로써, 패키지 구조(400)의 고속 동작이 개선될 수 있다.
도 17에서, 일부 실시형태에 따라, 전도성 커넥터(212)가 재분배 구조(408) 상에 형성된다. 전도성 커넥터(212)는 집적 회로 패키지(250)(도 18 참조)와 같은 다이 또는 다른 패키지 구조와의 물리적 그리고 전기적 접속을 가능하게 한다. 일부 실시형태에서, 제2 재분배 구조(408)의 최상부 전도성 라인(예컨대, 전도성 라인(405C))을 노출시키기 위해 제2 재분배 구조(408)의 최상부 유전체층(예컨대, 유전체층(406D))에 개구부가 형성될 수 있다. 개구부는 전도성 커넥터(212)가 후속해서 형성되는 전도성 라인의 부분을 노출시킨다. 개구부는 예컨대 레이저 천공 공정을 사용하여 형성될 수 있다. 다른 실시형태에서는, 유전체층(406DG) 위에 포토레지스트를 형성하고, 포토레지스트를 패터닝하고, 적절한 에칭 공정(예컨대, 습식 에칭 공정 및/또는 건식 에칭 공정)을 사용해, 패터닝된 포토레지스트를 통해 유전체층(406D)을 에칭함으로써, 개구부가 형성될 수도 있다.
그런 다음 전도성 커넥터(212)가 전도성 라인(405C) 상에 형성되어 제2 재분배 구조(408)와 전기적으로 접속할 수 있다. 전도성 커넥터(212)는 도 8에서 설명한 전도성 커넥터(212)와 유사할 수 있으며, 유사한 방식으로 형성될 수 있다. 일부 실시형태에서, 전도성 커넥터(212)를 형성하기 전에 전도성 라인(405C) 상에 UBM(도시 생략)이 형성된다.
도 18은 일부 실시형태에 따라, 집적 회로 패키지(250)를 전도성 커넥터(212)에 부착하여 패키지 구조(400)를 형성하는 것을 도시한다. 집적 회로 패키지(250)는 도 9에서 전술한 집적 회로 패키지(250)와 유사할 수 있으며, 유사한 방식으로 부착될 수 있다. 집적 회로 패키지(250)가 전도성 커넥터(212)에 물리적 그리고 전기적으로 접속되어 집적 회로 패키지(250)와 제2 재분배 구조(408) 사이를 전기적으로 접속한다. 또한, 도 9에서 전술한 바와 유사한 방식으로 외부 커넥터(216) 및/또는 지지 링(220)이 형성될 수 있다.
도 19는 일부 실시형태에 따른 패키지 구조(500)의 형성에 있어서 중간 단계를 도시한다. 패키지 구조(500)는 도 18에 도시한 패키지 구조(400)와 유사하지만, 제1 재분배 구조(502)는 상이한 유전체 재료들을 사용하여 형성된 제1 재분배층(502A) 및 제2 재분배층(502B)을 포함한다. 또한, 도 19에 도시하는 패키지 구조(500)는 제1 재분배 구조(502) 위에 형성되는 제2 재분배 구조(508)에 부착된 2개의 집적 회로 패키지(550A 및 550B)를 갖는다.
재분배 구조(502)의 제1 재분배층(502A) 및/또는 제2 재분배층(502B)는 재분배 구조(208)와 관련하여 전술한 바와 유사한 기술을 사용하여 형성될 수 있다. 제1 재분배 구조(502)는 제1 유전체 재료를 사용하여 형성된 유전체층(506A-B)을 갖는 제1 재분배층(502A) 및 제1 유전체 재료와는 상이한 제2 유전체 재료를 사용하여 형성된 유전체층(506C-F)을 갖는 제2 재분배층(502B)을 포함한다. 예를 들어, 제2 유전체 재료는 제1 유전체 재료와는 상이한 조성을 갖는 몰딩 화합물일 수 있지만, 다른 유전체 재료도 가능하다. 제1 유전체 재료 또는 제2 유전체 재료는 유전체층(206A-C)(도 6 내지 도 7 참조)과 관련하여 전술한 유전체 재료와 유사할 수도 있고 다른 유전체 재료일 수도 있다. 일부 실시형태에 따라, 제1 재분배 구조(502)는 복수의 재료의 재분배층으로 형성된 재분배 구조의 일례이다. 다른 실시형태에 있어서, 재분배 구조(예컨대, 재분배 구조(208, 402, 또는 502)) 내의 임의의 하나 이상의 유전체층은 다른 유전체층과는 상이한 유전체 재료를 사용하여 형성될 수 있다. 제1 재분배 구조(502)는 예시로서 도시되며, 다른 실시형태에서는 더 많거나 더 적은 전도성 라인, 유전체층, 및/또는 전도성 비아가 사용될 수도 있다.
일부 실시형태에서, 제1 재분배층(502A)의 전도성 라인/또는 전도성 비아는 제2 재분배층(502B)의 것과는 상이한 사이즈로 형성될 수 있다. 예를 들어, 제1 재분배층(502A)의 전도성 라인 또는 전도성 비아 중 하나 이상은 제2 재분배층(502B)의 전도성 라인 또는 전도성 비아 중 하나 이상과는 상이한 폭, 피치, 또는 두께를 가질 수 있다. 일부 실시형태에서, 제1 재분배층(502A)의 하나 이상의 유전체층(506A-B)은 제2 재분배층(502B)의 하나 이상의 유전체층(506C-F)과는 상이한 두께로 형성될 수 있다.
경우에 따라, 상이한 유전체층들을 가진 재분배 구조(502)를 형성하면 디바이스 성능을 향상시킬 수 있다. 예를 들어, 제1 재분배 구조(502)의 하나 이상의 재분배층은 해당 재분배층에서 전도되는 전기 신호의 유형에 상대적으로 더 적합한 유전체 재료를 사용하여 형성될 수 있다. 예를 들어, 고주파 신호가 전도되는 재분배층은 상대적으로 소산 계수가 낮은 재료와 같이 고주파에서 신호 손실이 상대적으로 낮은 유전체 재료를 사용하여 형성될 수 있다. 이러한 방식으로 특정 재분배층에 대해 상이한 유전체 재료를 사용하여 신호 손실, 저항, 및/또는 인덕턴스를 줄임으로써, 특히 고속 동작에 있어서, 패키지의 신호 무결성 및 효율성이 개선될 수 있고 패키지의 전자 잡음이 감소할 수 있다. 다른 예로서, 예컨대 상대적으로 더 나은 절연을 제공하는 다른 유전체 재료는 컴포넌트들 사이에 전력을 전도시키는 재분배층에 더 적합할 수 있다. 이들은 예이며, 이들 또는 다른 특성 또는 효과를 위해 다양한 유전체 재료가 선택될 수 있다.
일부 실시형태에 따라, 제2 재분배 구조(508)가 제1 재분배 구조(502) 상에 형성될 수 있다. 도 19에 도시하는 제2 재분배 구조(508)는 도 18에 도시한 제2 재분배 구조(408)와 유사할 수 있고, 제2 재분배 구조(408)와 유사한 재료 및 기술을 사용하여 형성될 수 있다. 다른 실시형태에서는 제2 재분배 구조(508)가 존재하지 않을 수도 있다.
그런 다음 전도성 커넥터(512A-B)가 제2 재분배 구조(508) 상에 형성되어 제2 재분배 구조(508)와 전기적으로 접속할 수 있다. 전도성 커넥터(512A-B)는 도 8에서 설명한 전도성 커넥터(212)와 유사할 수 있지만, 제2 전도성 커넥터(512A)는 전도성 커넥터(512B)보다 더 큰 사이즈 및 더 큰 피치를 갖는다. 전도성 커넥터(512A-B)는 전도성 커넥터(212)와 유사한 방식으로 형성될 수 있다. 일부 실시형태에서, 전도성 커넥터(512A-B)를 형성하기 전에 제2 재분배 구조(508) 상에 UBM(도시 생략)이 형성된다.
도 19는 일부 실시형태에 따라, 다수의 집적 회로 패키지(550)(예컨대, 집적 회로 패키지(550A 및 550B))를 전도성 커넥터(512A-B)에 부착하여 패키지 구조(500)를 형성하는 것을 도시한다. 집적 회로 패키지(550)는 도 9에서 전술한 집적 회로 패키지(250)와 유사할 수 있으며, 유사한 방식으로 부착될 될 수 있다. 예를 들어, 도 19에 도시하는 집적 회로 패키지(550A-B) 각각은 로직 다이(252B) 및 로직 다이(252B)와 인터페이싱하는 I/O 다이(252A)를 포함하지만, 집적 회로 다이(252)의 다른 구성도 가능하다. 집적 회로 패키지(550)는 서로 유사할 수도 상이할 수도 있고, 다른 실시형태에서는 더 많거나 더 적은 집적 회로 패키지(550)가 존재할 수도 있다. 각각의 집적 회로 패키지(550)는 예컨대 해당 집적 회로 패키지(550)의 집적 회로 다이(252) 사이에서 전기적 라우팅 및 접속을 제공하는 인터포저(554)를 포함할 수 있다. 인터포저(554)는 금속화층 및/또는 전도성 비아(도 19에서는 도시 생략)를 포함할 수 있다. 또한 각각의 인터포저(554)는 집적 회로 패키지(550)를 전도성 커넥터(512A-B)에 접속할 수 있다.
집적 회로 패키지(550)는 집적 회로 패키지(550)의 전도성 영역(예컨대, 인터포저(554)의 일부일 수 있는, 컨택 패드, 전도성 커넥터, 솔더 범프 등)이 제2 재분배 구조(508) 상의 대응하는 전도성 커넥터(512A-B)와 정렬되도록 배치될 수 있다. 물리적 접촉에 있어서, 전도성 커넥터(512A-B)를 집적 회로 패키지(550)에 본딩하여 패키지 구조(500)를 형성하기 위하여 리플로우 공정이 사용될 수 있다. 각각의 집적 회로 패키지(550)와 제2 재분배 구조(508) 사이에 언더필(514)이 퇴적될 수 있다. 또한 언더필(514)은 도 19에 도시하는 바와 같이 인접한 집적 회로 패키지들(550) 사이에도 퇴적될 수 있다. 언더필(514)은 또한 전도성 커넥터(512A-B)를 적어도 부분적으로 둘러쌀 수도 있다. 언더필(514)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(MUF), 수지 등과 같은 재료일 수 있고, 전술한 언더필(224)과 유사할 수도 있다. 또한, 도 9에서 전술한 바와 유사한 방식으로 외부 커넥터(216) 및/또는 지지 링(220)이 형성될 수 있다.
다른 피처 및 공정도 여기에 설명하는 다양한 실시형태에 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트용 구조가 포함될 수도 있다. 테스트용 구조는 예컨대, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조뿐만 아니라 최종 구조에 대해서도 수행될 수 있다. 또한, 여기에 개시하는 구조 및 기술은 수율을 증가시키고 비용을 절감하기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
여기에 설명하는 실시형태들을 사용함으로써, 디바이스 패키지의 성능이 향상될 수 있고, 디바이스 패키지의 신뢰성이 개선될 수 있다. 이들 및 다른 효과를 달성하기 위해 여기에 설명하는 실시형태들의 상이한 피처들이 조합될 수도 있다. 패키지 구조 내에 다수의 인터커넥트 구조를 사용함으로써, 패키지 구조의 비용 및 어셈블리 시간이 절감될 수 있다. 인터커넥트 구조는 전도성 기둥부를 구비할 수 있고, 하나 이상의 재분배 구조가 전도성 기둥부 상에 형성되어 인터커넥트 구조에 전기적으로 접속할 수 있다. 여기에 설명하는 기술은 다수의 인터커넥트 구조를 구비한 패키지 구조에서 휨을 저감시킬 수 있다. 패키지 구조의 휨을 줄임으로써, 패키지 구조의 재배선 구조에 부착되는 디바이스 또는 패키지의 접합 강도, 신뢰성, 및 성능을 향상시킬 수 있다. 또한, 개시하는 실시형태는 대면적을 갖는 패키지 구조를, 특히 집적 디바이스 패키지를 본딩하는 접합부에 있어서, 접합 불량의 위험을 줄여서 형성할 수 있다. 이에, 휨의 증가 없이 패키지 내에 다수의 인터커넥트 구조가 사용될 수 있어, 패키지의 비용 및 처리 시간을 절감할 수 있다. 여기에 설명하는 기술은 또한 상이한 유형의 패키지를 형성하기 위해 다양한 구조를 본딩하는 데에도 적용될 수 있다. 또한, 전눌한 바와 같은 공정 기술을 사용함으로써, 특히 대면적을 갖는 패키지에 있어서, 수율이 향상하고 접속 신뢰성이 개선될 수 있다. 예를 들어, 여기에 설명하는 공정 기술을 휨을 줄일 수 있고 그래서 휨과 연관된 균열 또는 박리와 같은 문제를 줄일 수 있다.
일부 실시형태에 있어서, 디바이스는 제1 인터커넥트 구조로서, 상기 제1 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 갖는 상기 제1 인터커넥트 구조와, 제2 인터커넥트 구조로서, 상기 제2 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 포함하고, 상기 제1 인터커넥트 구조와 횡방향으로 인접한 상기 제2 인터커넥트 구조와, 상기 제1 인터커넥트 구조의 제1 면 위로, 상기 제2 인터커넥트 구조의 제1 면 위로 연장되고, 상기 제1 인터커넥트 구조와 상기 제2 인터커넥트 구조 사이에서 연장되는 언더필 재료와, 상기 제1 인터커넥트 구조의 제1 면 위로 그리고 상기 제2 인터커넥트 구조의 제1 면 위로 연장되는 제1 재분배 구조로서, 상기 제1 인터커넥트 구조의 전도성 기둥부에 그리고 상기 제2 인터커넥트 구조의 전도성 기둥부에 전기적으로 접속되는 상기 제1 재분배 구조와, 상기 제1 재분배 구조에 부착되는 집적 디바이스 패키지를 포함한다. 일 실시형태에서, 상기 제1 인터커넥트 구조는 제1 코어 기판을 포함하고, 상기 제2 인터커넥트 구조는 제2 코어 기판을 포함한다. 일 실시형태에서, 상기 제1 재분배 구조는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부와 물리적으로 접촉한다. 일 실시형태에서, 상기 디바이스는 상기 제1 재분배 구조와 상기 제1 인터커넥트 구조 사이에 그리고 상기 제1 재분배 구조와 상기 제2 인터커넥트 구조 사이에 제2 재분배 구조를 포함하고, 상기 제2 재분배 구조의 전도성 피처는 상기 제1 재분배 구조의 전도성 피처보다 더 큰 사이즈를 갖는다. 일 실시형태에서, 상기 제1 재분배 구조는 제1 유전체층을 포함하고, 상기 제2 재분배 구조는 제2 유전체층을 포함하며, 상기 제1 유전체층은 상기 제2 유전체층과는 상이한 재료이다. 일 실시형태에서, 상기 언더필 재료는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부를 둘러싼다. 일 실시형태에서, 상기 제1 인터커넥트 구조의 전도성 기둥부의 표면, 상기 제2 인터커넥트 구조의 전도성 기둥부의 표면, 및 상기 언더필 재료의 표면은 같은 높이이다. 일 실시형태에서, 상기 전도성 기둥부는 구리이다 일 실시형태에서, 상기 제1 인터커넥트 구조의 전도성 기둥부는 10 ㎛ 내지 500 ㎛의 범위의 높이를 갖는다. 일 실시형태에서, 상기 제1 인터커넥트 구조의 전도성 기둥부는 20 ㎛ 내지 800 ㎛의 범위의 폭을 갖는다.
일부 실시형태에 있어서, 구조는, 제1 재분배 구조의 제1 면에 부착된 코어 기판으로서, 상기 제1 재분배 구조는 제1 전도성 피처와 제1 유전체층을 포함하며, 각각의 코어 기판은 전도성 기둥부를 포함하고, 상기 코어 기판의 전도성 기둥부는 상기 제1 전도성 피처와 물리적 그리고 전기적으로 접촉하는 것인 상기 코어 기판과, 상기 제1 재분배 구조의 제1 면 위로 연장되는 밀봉재로서, 각각의 코어 기판의 측벽을 따라 연장되는 상기 밀봉재와, 상기 제1 재분배 구조의 제2 면에 접속되는 집적 디바이스 패키지를 포함한다. 일 실시형태에서, 상기 밀봉재의 측벽과 상기 제1 재분배 구조의 측벽은 동일 평면에 있다. 일 실시형태에서, 상기 제1 재분배 구조는 적어도 100 mm x 100 mm의 치수를 갖는다. 일 실시형태에서, 상기 구조는 상기 제1 재분배 구조의 제2 면 상에 제2 재분배 구조를 포함하고, 상기 제2 재분배 구조는 제2 전도성 피처와 제2 유전체층을 포함하며, 상기 제2 유전체층은 상기 제1 유전체층과는 상이한 유전체 재료를 포함하고, 상기 집적 디바이스 패키지는 제2 전도성 피처에 전기적으로 접속된다. 일 실시형태에서, 상기 제2 전도성 피처는 2 ㎛ 이하의 라인폭을 갖는다. 일 실시형태에서, 상기 제2 재분배 구조의 측벽과 상기 제1 재분배 구조의 측벽은 동일 평면에 있다.
일부 실시형태에서, 방법은 캐리어에 인터커넥트 구조를 부착하는 단계로서, 상기 인터커넥트 구조 각각은 전도성 기둥부를 포함하는 것인, 상기 인터커넥트 구조 부착 단계와, 상기 인터커넥트 구조 위에 밀봉재를 형성하는 단계로서, 상기 밀봉재는 상기 인터커넥트 구조 중 인접한 인터커넥트 구조들 사이에서 연장되는 것인, 상기 밀봉재 형성 단계와, 상기 전도성 기둥부를 노출시키기 위하여 상기 밀봉재에 대해 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정을 수행한 후에, 상기 밀봉재와 상기 전도성 기둥부는 동일 평면에 있는 표면을 갖는 것인, 상기 평탄화 공정 수행 단계와, 상기 밀봉재 상에 그리고 상기 전도성 기둥부 상에 제1 재분배층을 형성하는 단계를 포함하고, 상기 제1 재분배층의 하단 재분배층은 상기 전도성 기둥부에 전기적으로 접속된다. 일 실시형태에서, 상기 방법은 상기 제1 재분배층 상에 제2 재분배층을 형성하는 단계를 더 포함하고, 상기 제1 재분배층은 상기 제2 재분배층과는 상이한 기술을 사용하여 형성된다. 일 실시형태에서, 상기 제2 재분배층은 폴리머층을 포함한다. 일 실시형태에서, 상기 방법은 상기 제1 재분배층의 상단 재분배층에 집적 회로 다이를 부착하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 디바이스에 있어서,
제1 인터커넥트 구조로서, 상기 제1 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 갖는 상기 제1 인터커넥트 구조와,
제2 인터커넥트 구조로서, 상기 제2 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 포함하고, 상기 제1 인터커넥트 구조와 횡방향으로 인접한 상기 제2 인터커넥트 구조와,
상기 제1 인터커넥트 구조의 제1 면 위로, 상기 제2 인터커넥트 구조의 제1 면 위로 연장되고, 상기 제1 인터커넥트 구조와 상기 제2 인터커넥트 구조 사이에서 연장되는 언더필 재료(underfill material)와,
상기 제1 인터커넥트 구조의 제1 면 위로 그리고 상기 제2 인터커넥트 구조의 제1 면 위로 연장되는 제1 재분배 구조(redistribution structure)로서, 상기 제1 인터커넥트 구조의 전도성 기둥부에 그리고 상기 제2 인터커넥트 구조의 전도성 기둥부에 전기적으로 접속되는 상기 제1 재분배 구조와,
상기 제1 재분배 구조에 부착되는 집적 디바이스 패키지를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 제1 인터커넥트 구조는 제1 코어 기판을 포함하고, 상기 제2 인터커넥트 구조는 제2 코어 기판을 포함하는, 디바이스.
3. 제1항에 있어서, 상기 제1 재분배 구조는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부와 물리적으로 접촉하는, 디바이스.
4. 제1항에 있어서, 상기 제1 재분배 구조와 상기 제1 인터커넥트 구조 사이에 그리고 상기 제1 재분배 구조와 상기 제2 인터커넥트 구조 사이에 제2 재분배 구조를 더 포함하고, 상기 제2 재분배 구조의 전도성 피처는 상기 제1 재분배 구조의 전도성 피처보다 더 큰 사이즈를 갖는, 디바이스.
5. 제4항에 있어서, 상기 제1 재분배 구조는 제1 유전체층을 포함하고, 상기 제2 재분배 구조는 제2 유전체층을 포함하며, 상기 제1 유전체층은 상기 제2 유전체층과는 상이한 재료인, 디바이스.
6. 제1항에 있어서, 상기 언더필 재료는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부를 둘러싸는, 디바이스.
7. 제1항에 있어서, 상기 제1 인터커넥트 구조의 전도성 기둥부의 표면, 상기 제2 인터커넥트 구조의 전도성 기둥부의 표면, 및 상기 언더필 재료의 표면은 같은 높이인, 디바이스.
8. 제1항에 있어서, 상기 전도성 기둥부는 구리인, 디바이스.
9. 제1항에 있어서, 상기 제1 인터커넥트 구조의 전도성 기둥부는 10 ㎛ 내지 500 ㎛의 범위의 높이를 갖는, 디바이스.
10. 제1항에 있어서, 상기 제1 인터커넥트 구조의 전도성 기둥부는 20 ㎛ 내지 800 ㎛의 범위의 폭을 갖는, 디바이스.
11. 구조에 있어서,
제1 재분배 구조의 제1 면에 부착된 복수의 코어 기판으로서, 상기 제1 재분배 구조는 복수의 제1 전도성 피처와 복수의 제1 유전체층을 포함하며, 상기 복수의 코어 기판의 각각의 코어 기판은 전도성 기둥부를 포함하고, 상기 복수의 코어 기판의 전도성 기둥부는 상기 복수의 제1 전도성 피처 중의 제1 전도성 피처와 물리적 그리고 전기적으로 접촉하는 것인, 상기 복수의 코어 기판과,
상기 제1 재분배 구조의 제1 면 위로 연장되는 밀봉재(encapsulant)로서, 상기 복수의 코어 기판의 각각의 코어 기판의 측벽을 따라 연장되는 상기 밀봉재와,
상기 제1 재분배 구조의 제2 면에 접속되는 집적 디바이스 패키지를 포함하는, 구조.
12. 제11항에 있어서, 상기 밀봉재의 측벽과 상기 제1 재분배 구조의 측벽은 동일 평면에 있는, 구조.
13. 제11항에 있어서, 상기 제1 재분배 구조는 적어도 100 mm x 100 mm의 치수를 갖는, 구조.
14. 제11항에 있어서, 상기 제1 재분배 구조의 제2 면 상에 제2 재분배 구조를 더 포함하고,
상기 제2 재분배 구조는 복수의 제2 전도성 피처와 복수의 제2 유전체층을 포함하며, 상기 복수의 제2 유전체층은 상기 복수의 제1 유전체층과는 상이한 유전체 재료를 포함하고, 상기 집적 디바이스 패키지는 상기 복수의 제2 전도성 피처의 제2 전도성 피처에 전기적으로 접속되는, 구조.
15. 제14항에 있어서, 상기 제2 전도성 피처는 2 ㎛ 이하의 라인폭을 갖는, 구조.
16. 제14항에 있어서, 상기 제2 재분배 구조의 측벽과 상기 제1 재분배 구조의 측벽은 동일 평면에 있는, 구조.
17. 방법에 있어서,
캐리어에 인터커넥트 구조를 부착하는 단계로서, 상기 인터커넥트 구조 각각은 전도성 기둥부를 포함하는 것인, 상기 인터커넥트 구조 부착 단계와,
상기 인터커넥트 구조 위에 밀봉재를 형성하는 단계로서, 상기 밀봉재는 상기 인터커넥트 구조 중 인접한 인터커넥트 구조들 사이에서 연장되는 것인, 상기 밀봉재 형성 단계와,
상기 전도성 기둥부를 노출시키기 위하여 상기 밀봉재에 대해 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정을 수행한 후에, 상기 밀봉재와 상기 전도성 기둥부는 동일 평면에 있는 표면을 갖는 것인, 상기 평탄화 공정 수행 단계와,
상기 밀봉재 상에 그리고 상기 전도성 기둥부 상에 제1 재분배층을 형성하는 단계를 포함하고, 상기 제1 재분배층의 하단 재분배층은 상기 전도성 기둥부에 전기적으로 접속되는, 방법.
18. 제17항에 있어서, 상기 제1 재분배층 상에 제2 재분배층을 형성하는 단계를 더 포함하고, 상기 제1 재분배층은 상기 제2 재분배층과는 상이한 기술을 사용하여 형성되는, 방법.
19. 제18항에 있어서, 상기 제2 재분배층은 폴리머층을 포함하는 것인, 방법.
20. 제17항에 있어서, 상기 제1 재분배층의 상단 재분배층에 집적 회로 다이를 부착하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 인터커넥트 구조로서, 상기 제1 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 갖는 상기 제1 인터커넥트 구조와,
    제2 인터커넥트 구조로서, 상기 제2 인터커넥트 구조의 제1 면 상에 전도성 기둥부를 포함하고, 상기 제1 인터커넥트 구조와 횡방향으로 인접한 상기 제2 인터커넥트 구조와,
    상기 제1 인터커넥트 구조의 제1 면 위로, 상기 제2 인터커넥트 구조의 제1 면 위로 연장되고, 상기 제1 인터커넥트 구조와 상기 제2 인터커넥트 구조 사이에서 연장되는 언더필 재료(underfill material)와,
    상기 제1 인터커넥트 구조의 제1 면 위로 그리고 상기 제2 인터커넥트 구조의 제1 면 위로 연장되는 제1 재분배 구조(redistribution structure)로서, 상기 제1 인터커넥트 구조의 전도성 기둥부에 그리고 상기 제2 인터커넥트 구조의 전도성 기둥부에 전기적으로 접속되는 상기 제1 재분배 구조와,
    상기 제1 재분배 구조에 부착되는 집적 디바이스 패키지
    를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 제1 인터커넥트 구조는 제1 코어 기판을 포함하고, 상기 제2 인터커넥트 구조는 제2 코어 기판을 포함하는, 디바이스.
  3. 제1항에 있어서, 상기 제1 재분배 구조는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부와 물리적으로 접촉하는, 디바이스.
  4. 제1항에 있어서, 상기 제1 재분배 구조와 상기 제1 인터커넥트 구조 사이에 그리고 상기 제1 재분배 구조와 상기 제2 인터커넥트 구조 사이에 제2 재분배 구조를 더 포함하고, 상기 제2 재분배 구조의 전도성 피처는 상기 제1 재분배 구조의 전도성 피처보다 더 큰 사이즈를 갖는, 디바이스.
  5. 제4항에 있어서, 상기 제1 재분배 구조는 제1 유전체층을 포함하고, 상기 제2 재분배 구조는 제2 유전체층을 포함하며, 상기 제1 유전체층은 상기 제2 유전체층과는 상이한 재료인, 디바이스.
  6. 제1항에 있어서, 상기 언더필 재료는 상기 제1 인터커넥트 구조의 전도성 기둥부 및 상기 제2 인터커넥트 구조의 전도성 기둥부를 둘러싸는, 디바이스.
  7. 제1항에 있어서, 상기 제1 인터커넥트 구조의 전도성 기둥부의 표면, 상기 제2 인터커넥트 구조의 전도성 기둥부의 표면, 및 상기 언더필 재료의 표면은 같은 높이인, 디바이스.
  8. 제1항에 있어서, 상기 전도성 기둥부는 구리인, 디바이스.
  9. 구조에 있어서,
    제1 재분배 구조의 제1 면에 부착된 복수의 코어 기판으로서, 상기 제1 재분배 구조는 복수의 제1 전도성 피처와 복수의 제1 유전체층을 포함하며, 상기 복수의 코어 기판의 각각의 코어 기판은 전도성 기둥부를 포함하고, 상기 복수의 코어 기판의 전도성 기둥부는 상기 복수의 제1 전도성 피처 중의 제1 전도성 피처와 물리적 그리고 전기적으로 접촉하는 것인, 상기 복수의 코어 기판과,
    상기 제1 재분배 구조의 제1 면 위로 연장되는 밀봉재(encapsulant)로서, 상기 복수의 코어 기판의 각각의 코어 기판의 측벽을 따라 연장되는 상기 밀봉재와,
    상기 제1 재분배 구조의 제2 면에 접속되는 집적 디바이스 패키지
    를 포함하는, 구조.
  10. 방법에 있어서,
    캐리어에 인터커넥트 구조를 부착하는 단계로서, 상기 인터커넥트 구조 각각은 전도성 기둥부를 포함하는 것인, 상기 인터커넥트 구조 부착 단계와,
    상기 인터커넥트 구조 위에 밀봉재를 형성하는 단계로서, 상기 밀봉재는 상기 인터커넥트 구조 중 인접한 인터커넥트 구조들 사이에서 연장되는 것인, 상기 밀봉재 형성 단계와,
    상기 전도성 기둥부를 노출시키기 위하여 상기 밀봉재에 대해 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정을 수행한 후에, 상기 밀봉재와 상기 전도성 기둥부는 동일 평면에 있는 표면을 갖는 것인, 상기 평탄화 공정 수행 단계와,
    상기 밀봉재 상에 그리고 상기 전도성 기둥부 상에 제1 재분배층을 형성하는 단계
    를 포함하고, 상기 제1 재분배층의 하단 재분배층은 상기 전도성 기둥부에 전기적으로 접속되는, 방법.
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