KR102108236B1 - 반도체 패키지들 내의 금속화 패턴들 및 그 형성 방법들 - Google Patents

반도체 패키지들 내의 금속화 패턴들 및 그 형성 방법들 Download PDF

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KR102108236B1
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하이-밍 첸
유-민 리앙
정-웨이 쳉
치엔-쑨 리
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

실시예의 방법은, 인캡슐런트 내에 반도체 다이를 캡슐화하는 단계, 인캡슐런트를 평탄화하는 단계, 및 인캡슐런트 상에 폴리머 재료를 성막하는 단계를 포함한다. 방법은, 폴리머 재료를 평탄화하는 단계, 및 폴리머 재료 상에 금속화 패턴을 형성하는 단계를 더 포함한다. 금속화 패턴은 반도체 다이의 다이 커넥터를 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결한다.

Description

반도체 패키지들 내의 금속화 패턴들 및 그 형성 방법들{METALLIZATION PATTERNS IN SEMICONDUCTOR PACKAGES AND METHODS OF FORMING THE SAME}
이 출원은 2017년 11월 15일자로 출원된 미국 가출원 제62/586,558호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 지속적인 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도에 있어서의 향상은 최소 피처 크기의 반복된 감소로부터 초래되었으며, 이는 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 허용한다. 전자 디바이스들의 소형화에 대한 요구가 커짐에 따라, 반도체 다이들의 더욱 작고 더욱 창의적인 패키징 기법들에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템들의 예는 패키지 온 패키지(PoP, Package-on-Package) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어, 높은 수준의 집적도 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 보드(PCB, printed circuit board)에 향상된 기능들 및 작은 풋프린트들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1, 도 2, 도 3, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25a 및 도 25b는 몇몇 실시예에 따른 패키지를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 26a, 도 26b 및 도 27은 몇몇 대안적인 실시예들에 따른, 패키지를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a 및 도 34b는 몇몇 대안적인 실시예들에 따른 패키지를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
본 명세서에 논의된 실시예들은 특정 문맥, 즉 인캡슐런트(encapsulant) 상에 폴리머 층이 배치된 패키지 구조(예를 들어, 패키지 온 패키지(PoP) 구조)에서 논의될 수 있다. 인캡슐런트는 인캡슐런트를 관통하여 연장되는 도전성 비아들 뿐만 아니라 하나 이상의 집적 회로 다이들 주위에 배치된다. 또한, 집적 회로 다이들 및 관통 비아들의 콘택들을 노출시키기 위해 인캡슐런트가 분배되고, 경화되고, 그 후 평탄화될 수 있다. 그러나, 인캡슐런트 내에 배치된 충전제(filler)들로 인해, 평탄화 프로세스는 평탄화 이후에 불균일한 상부면을 갖는 몰딩 컴포운드를 초래할 수 있다. 이러한 불균일한 상부면은 인캡슐런트 위에 형성된 피처들에서 제조 결함들을 더 야기할 수 있다. 예를 들어, 충전제들의 일부는 중공 코어(hollow core)들을 가질 수 있고, 이러한 충전제들을 평탄화하는 것은 평탄화 이후에 몰딩 컴파운드의 상부면에서 피트(pit)들(예를 들어, 중공 코어를 노출시킴으로서 생겨나는)을 초래할 수 있다. 중공 코어 충전제가 없더라도, 평탄화 이후의 몰딩 컴파운드의 표면 텍스처는 바람직하지 않게 거칠어질 수 있다. 피트들 및 몰딩 컴파운드의 거친 표면의 결과로서, 몰딩 컴파운드 상에 형성된 금속화 패턴들(때로는 재분배 라인들 또는 재분배 층들로 지칭됨)은 금속화 패턴에서의 파선들(예를 들어, 개방 회로로 이어지는) 및/또는 금속화 패턴의 브릿징된 라인들(예를 들어, 단락 회로들로 이어짐)과 같은 제조 결함들을 겪을 수 있다.
다양한 실시예들에서, 금속화 패턴들의 후속 형성을 위한 개선된 표면 토포그래피를 제공하기 위해, 폴리머 재료가 몰딩 컴파운드 상에 분배될 수 있다. 평탄화 프로세스가 그 후 폴리머 재료에 적용될 수 있다. 몇몇 구현예들에서, 폴리머 재료는 충전제가 실질적으로 없을 수 있으며, 이는 폴리머 재료의 상부면이 몰딩 화합물에 비해 평탄화 이후에 개선된 평활도(smoothness)를 갖게 한다. 몰딩 컴파운드의 상부면 상에 이 폴리머 재료를 포함시킴으로써, 몰딩 컴파운드 위의 금속화 패턴들의 형성에 있어서의 제조 결함들이 유리하게 감소될 수 있다는 것이 관찰되었다.
도 1 내지 도 25는 몇몇 실시예들에 따른, 제1 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 1은 캐리어 기판(100) 및 캐리어 기판(100) 상에 형성된 릴리즈 층(102)을 예시한다. 제1 패키지 및 제2 패키지의 형성을 위한 제1 패키지 영역(600) 및 제2 패키지 영역(602)이 예시된다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100) 상에 동시에 다수의 패키지들이 형성될 수 있도록, 캐리어 기판(100)은 웨이퍼일 수 있다. 릴리즈 층(102)은 후속 단계들에서 형성될 위에 놓이는 구조물들로부터 캐리어 기판(100)과 함께 제거될 수 있는 폴리머-계 재료로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층(102)은 광-열 변환(LTHC, light-to-heat-conversion) 릴리즈(release) 코팅과 같은, 가열될 때 자신의 접착 특성을 상실하는 에폭시-계 릴리즈 재료이다. 다른 실시예들에서, 릴리즈 층(102)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 상실하는 UV 접착제일 수 있다. 릴리즈 층(102)은 액체로서 공급되고 경화될 수 있거나, 캐리어 기판(100) 상에 적층된 라미네이트 필름일 수 있거나, 이와 유사하게 처리될 수 있다. 릴리즈 층(102)의 상부면은 평평해질 수 있고, 고도의 동일평면성(coplanarity)을 가질 수 있다.
도 2 내지 도 3은 선택적인 후면측 재분배 구조(110)(도 3 참조) 및 선택적인 관통 비아들(112)(도 3 참조)의 형성을 예시한다. 다른 실시예들에서, 후면 재분배 구조(110) 및 관통 비아들(112)은 생략될 수 있다(예를 들어, 도 4b 및 도 25b의 실시예 참조). 도 2에서, 유전체 층(104) 및 금속화 패턴(106)(때때로 재분배 층(106) 또는 재분배 라인(106)으로 지칭됨)이 형성된다. 도 2에 예시된 바와 같이, 유전체 층(104)은 릴리즈 층(102) 상에 형성된다. 유전체 층(104)의 하부면은 릴리즈 층(102)의 상부면과 접촉할 수 있다. 몇몇 실시예들에서, 유전체 층(104)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(104)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체 층(104)은 스핀 코팅, 화학 기상 증착(CVD, chemical vapor deposition), 라미네이팅 등 또는 이들의 조합과 같은 임의의 수용가능한 증착 프로세스에 의해 형성될 수 있다.
금속화 패턴(106)이 유전체 층(104) 상에 형성된다. 금속화 패턴(106)을 형성하기 위한 예로서, 시드 층(미도시)이 유전체 층(104) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 금속화 패턴(106)을 형성한다.
도 3에서, 유전체 층(108)은 금속화 패턴(106) 및 유전체 층(104) 상에 형성된다. 몇몇 실시예들에서, 유전체 층(108)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(108)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(108)은 그 후 패터닝되어, 금속화 패턴(106)의 부분들을 노출시키기 위한 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 유전체 층(108)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다.
유전체 층(104 및 108) 및 금속화 패턴들(106)은 후면측 재분배 구조(110)로 지칭될 수 있다. 예시된 바와 같이, 후면측 재분배 구조(110)는 2개의 유전체 층들(104 및 108) 및 하나의 금속화 패턴(106)을 포함한다. 다른 실시예들에서, 후면측 재분배 구조(110)는 임의의 개수의 유전체 층들, 금속화 패턴들 및 비아들을 포함할 수 있거나, 또는 후면측 재분배 구조(110)는 완전히 생략될 수 있다. 금속화 패턴들(106) 및 유전체 층(108)을 형성하기 위한 프로세스를 반복함으로써, 하나 이상의 추가 금속화 패턴 및 유전체 층이 후면 재분배 구조(110)에 형성될 수 있다. 비아들은 아래 놓인 유전체 층의 개구에 금속화 패턴의 도전성 재료 및 시드 층을 형성함으로써, 금속화 패턴의 형성 동안 형성될 수 있다. 비아들은 따라서 다양한 금속화 패턴들을 상호연결하고 전기적으로 결합시킬 수 있다. 몇몇 실시예들에서, 후면 재분배 구조(110)는 배제될 수 있다.
또한, 도 3에는 선택적인 관통 비아들(112)이 형성되어 있다. 관통 비아들(112)을 형성하는 예로서, 예시된 바와 같이 후면측 재분배 구조(110)(존재하는 경우), 예를 들어 유전체 층(108) 및 금속화 패턴(106)의 노출된 부분 위에 시드 층이 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 관통 비아들에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 관통 비아들(112)을 형성한다. 다른 실시예들에서, 관통 비아들(112)은 생략될 수 있다(예를 들어, 도 4b 및 도 25b 참조).
도 4a에서, 집적 회로 다이들(114A 및 114B)은 접착제(116)에 의해 유전체 층(108)에 접착된다. 도 4a에 예시된 바와 같이, 2개의 집적 회로 다이들(114A/114B)이 제1 패키지 영역(600)과 제2 패키지 영역(602) 각각에 접착되고, 다른 실시예예들에서는 더 많거나 더 적은 집적 회로 다이들(114A/114B)이 각각의 영역에 접착될 수 있다. 예를 들어, 실시예에서, 단 하나의 집적 회로 다이(114A 및/또는 114B)만이 각각의 영역에 접착될 수 있다. 집적 회로 다이들(114A/114B)은 로직 다이들(예를 들어, 중앙 처리 장치, 마이크로제어기 등), 메모리 다이들(예를 들어, 동적 랜덤 액세스 메모리(DRAM, dynamic random access memory) 다이, 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이, 하이브리드 메모리 큐브(HMC, hybrid memory cube), 와이드 입력/출력(wideIO, wide input/output) 메모리 다이, 자기저항 랜덤 액세스 메모리(mRAM) 다이, 저항성 랜덤 액세스 메모리(rRAM) 다이 등), 전력 관리 다이들(예를 들어, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, radio frequency) 다이들, 센서 다이, 마이크로 전자 기계 시스템(MEMS, micro-electro-mechanical-system) 다이들, 신호 처리 다이들(예를 들어, 디지털 신호 처리(DSP, digital signal processing) 다이), 프론트 엔드 다이들(예를 들어, 아날로그 프론트 엔드(AFE, analog front-end) 다이들) 등, 또는 이들의 조합일 수 있다. 예를 들어, 집적 회로 다이들(114A/114B)은 동일한 타입의 기능들 또는 상이한 타입의 기능들을 수행할 수 있다. 실시예에서, 집적 회로 다이(114A)는 프로세서 다이이고, 집적 회로 다이(114B)는 메모리 다이이다. 또한, 몇몇 실시예들에서, 집적 회로 다이들(114A/114B)은 상이한 사이즈들(예를 들어, 상이한 높이들 및/또는 표면 영역들)일 수 있고, 다른 실시예들에서, 집적 회로 다이들(114A/114B)은 동일한 사이즈(예를 들어, 동일한 높이들 및/또는 표면적들)일 수 있다.
유전체 층(108)에 접착되기 전에, 집적 회로 다이들(114A/114B)은 집적 회로 다이들(114A/114B)에 집적 회로들을 형성하기 위한 적용가능한 제조 프로세스들에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이들(114A/114B) 각각은 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 기판(118), 또는 SOI(semiconductor-on-insulator) 기판의 활성 층을 포함할 수 있다. 반도체 기판은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 또는이들의 조합들과 같은 다른 반도체 재료들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들은 반도체 기판(118) 내에 및/또는 반도체 기판(118) 상에 형성될 수 있으며, 예를 들어, 반도체 기판(118) 상의 하나 이상의 유전체 층들 내의 금속화 패턴들에 의해 형성된 상호 연결 구조물들(120)에 의해 상호 연결되어, 집적 회로를 형성할 수 있다.
집적 회로 다이들(114A/114B)은 외부 연결이 이루어지는 알루미늄 패드들과 같은 패드들(122)을 더 포함한다. 패드들(122)은 집적 회로 다이들(114A/114B)의 각각의 활성측들로 지칭될 수 있는 것들 상에 있다. 패시베이션 막들(124)은 집적 회로 다이들(114A/114B) 상에 그리고 패드들(122)의 부분들 상에 있다. 개구들은 패시베이션 막들(124)을 관통하여 패드(122)에 이른다. 도전성 필라들(예를 들어, 구리와 같은 금속을 포함하는)과 같은 다이 커넥터들(126)은 패시베이션 막들(124)을 관통하여 개구들 내에 있으며, 각각의 패드들(122)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터들(126)은 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(126)은 집적 회로 다이들(114A/114B)의 각각의 집적 회로들을 전기적으로 결합시킨다.
유전체 재료(128)는 집적 회로 다이들(114A)의 능동측들 상에, 예컨대 패시베이션 막들(124) 및 다이 커넥터들(126) 상에 있다. 유전체 재료(128)는 다이 커넥터들(126)을 측방향으로 캡슐화하고, 유전체 재료(128)는 집적 회로 다이들(114A/114B)과 측방향으로 접한다. 유전체 재료(128)는 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 질화물, PSG, BSG, BPSG 등과 같은 산화물; 등 또는 이들의 조합일 수 있으며, 예를 들어 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다. 또한, 몇몇 실시예들에서, 다이 커넥터(126)의 상부면들 및 측벽들이 노출되도록 유전체 재료(128)는 집적 회로 다이들(114B)로부터 제거된다. 다른 실시예들(미도시)에서, 유전체 재료(128)는 집적 회로 다이들(114B)의 다이 커넥터들 주위에 형성될 수 있다.
접착제(116)는 집적 회로 다이들(114A/114B)의 후면측 상에 있으며, 집적 회로 다이들(114A/114B)을 도면의 유전체 층(108)과 같은 후면측 재분배 구조(110)에 접착한다. 접착제(116)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF, die attach film) 등일 수 있다. 접착제(116)는 집적 회로 다이들(114A/114B)의 후면측에, 예컨대 각각의 반도체 웨이퍼의 후면측에 도포될 수 있거나, 또는 캐리어 기판(100)의 표면 위에 도포될 수 있다. 집적 회로 다이들(114A/114B)은 예컨대 쏘잉(sawing) 또는 다이싱(dicing)에 의해 싱귤레이팅될 수 있으며, 예를 들어 픽-앤-플레이스(pick-and-place) 툴을 사용하여 접착제(116)에 의해 유전체 층(108)에 접착될 수 있다. (예를 들어, 도 4a에 예시된 바와 같은) 몇몇 실시예들에서, 캐리어 기판(100)에 집적 회로 다이들(114A/114B)이 부착되기 전에, 접착제(116)가 집적 회로 다이들(114A/114B) 각각에 접착된다. (예를 들어, 도 4b에 예시된 바와 같은) 다른 실시예들에서, 특히, 후면 측 RDL들(110) 및 관통 비아들(112)이 생략될 때, 접착제(116)는 연속하는 접착제(116)가 캐리어 기판(110) 전체를 커버하도록 캐리어 기판(110) 상에 블랭킷 증착될 수 있다. 이러한 실시예들에서, 접착제(116)가 성막된 후에, 집적 회로 다이들(114A/114B)은 접착제(116) 상에 배치되어 캐리어 기판(100)에 접착된다.
도 5에서, 인캡슐런트(130)는 다양한 컴포넌트들 상에 형성된다. 인캡슐런트(130)는 몰딩 컴파운드, 에폭시 등일 수 있으며, 압축 성형(compression molding), 트랜스퍼 성형(transfer molding) 등에 의해 도포될 수 있다. 인캡슐런트(130)는 실리카 등과 같은 충전제들(예를 들어, 충전재(130A),도 6b 참조)를 더 포함할 수 있다. 몇몇 실시예들에서, 인캡슐런트(130) 내의 충전제의 일부 또는 전부는 중공(hollow)일 수 있다. 인캡슐런트(130)는 관통 비아들(112) 및 집적 회로 다이들(114A/114B) 둘레에 액체 형태로 분배될 수 있다. 집적 회로 다이들(114B)의 다이 커넥터들(126)의 측벽들이 노출되는 실시예들에서, 인캡슐런트는 집적 회로 다이들(114B)의 다이 커넥터들(126) 둘레에 추가로 분배될 수 있다. 예를 들어, 인캡슐런트(130)는 집적 회로 다이들(114B)의 다이 커넥터들(126)과 물리적으로 접촉할 수 있다. 인캡슐런트는 관통 비아들(112) 및 집적 회로 다이들(114A/114B)의 상부면을 커버하도록 분배될 수 있다. 인캡슐런트(130)가 분배된 후에, 인캡슐런트(130)를 경화시키기 위해 경화 프로세스가 수행될 수 있다.
경화 후, 인캡슐런트(130)는 도 6a에 예시된 바와 같이 관통 비아들(112) 및 다이 커넥터들(126)을 노출시키기 위해 평탄화 프로세스(예를 들어, 기계적 연삭(mechanical grinding), 화학 기계적 연마(CMP, chemical mechanical polish) 등)을 겪을 수 있다. 도 6b는 도 6a의 영역(604)의 상세한 단면도를 예시한다. 평탄화 프로세스의 결과로서, 인캡슐런트(130)의 상부면은 불균일할 않을 수 있다. 인캡슐런트(130)의 상부면의 불균일성은 적어도 부분적으로 인캡슐런트(130) 내의 충전제의 결과일 수 있다. 예를 들어, 도 6b를 참조하면, 평탄화 프로세스는 하나 이상의 충전제(130A)의 중공 코어(130B)를 노출시킬 수 있으며, 이는 몰딩(130)의 상부면에 피트(pit)들을 초래한다. 또한, 충전제들(130A)이 중실 코어(solid core)들을 갖는 경우에도, 평탄화 이후에 인캡슐런트(130)의 상부면이 불균일하도록, 평탄화는 충전제들(130A)을 깨뜨리고 그리고/또는 충전제들(130A)을 제거할 수 있다.
평탄화 후, 도 7a에 예시된 바와 같이 인캡슐런트(130) 상에 폴리머 재료(131)가 형성된다. 도 7b는 도 7a의 영역(604)의 상세한 단면도를 예시한다. 폴리머 재료(131)는 PBO, 폴리이미드, BCB 등을 포함할 수 있다. 몇몇 실시예들에서, 폴리머 재료(131)는 광감성 재료이다. 폴리머 재료(131)를 형성하는 것은 스핀-온(spin-on) 프로세스와 같은 코팅 프로세스를 포함할 수 있다. 폴리머 재료(131)는 인캡슐런트(130)의 상부면에서 피트들 및 다른 오목부들을 충전하기 위해 코팅될 수 있다. 폴리머 재료(131)는 다이 커넥터들(126) 및 관통 비아들(112)의 상부면을 추가로 커버할 수 있다. 예를 들어, 도 7b를 참조하면, 폴리머 재료(131)는 충전제(130A)의 임의의 노출된 중공 코어들(130B)(도 6b 참조)을 충전할 수 있다. 폴리머 재료(131)는 인캡슐런트(130)의 불균일한 토포그래피의 충분한 커버리지를 제공하기 위해 두께(T1)로 분배될 수 있다. 몇몇 실시예들에서, 폴리머 층의 두께(T1) 대 충전제들(130A)의 평균 직경의 비는 적어도 약 0.5일 수 있다. 몇몇 실시예들에서, 폴리머 층의 두께(T1)는 적어도 10 ㎛이다. 몇몇 실시예들에서, 인캡슐런트(130)의 불균일한 토포그래피와 함께 폴리머 재료(131)를 형성하는데 사용되는 코팅 프로세스는 폴리머 재료(131)의 상부면이 비평면인 것을 초래할 수 있다. 예를 들어, 노출된 중공 코어들(130B)(도 6b 참조) 바로 위에 있는 폴리머 재료(131)의 상부면의 부분들은 불균일할 수 있다.
코팅 후에, 경화 프로세스(예를 들어, 어닐링)는 폴리머 재료(131)에 적용될 수 있다. 집적 회로 다이들(114A/114B) 중 하나 이상이 온도 감응성(예를 들어, 메모리 다이들)인 실시예들에서, 폴리머 재료(131)는 집적 회로 다이들(114A/114B)을 손상시키지 않도록, 비교적 저온(예를 들어, 약 300℃ 미만)에서 경화되는 저온 폴리머를 포함할 수있다 다른 실시예들에서, 폴리머 재료(131)는 임의의 적절한 온도에서 경화될 수 있다.
도 8a 및 도 8b에서, 평탄화 프로세스는 폴리머 재료(131)에 적용되어 다이 커넥터들(126) 및 관통 비아들(112)를 노출시킨다. 도 8b는 도 8a의 영역(604)의 상세한 단면도를 예시한다. 평탄화 프로세스는 또한 인캡슐런트(130) 및 폴리머 재료(131) 위에 부가적인 피처들(예를 들어, 금속화 패턴들)을 형성하기 위한 고도의 평탄도를 갖는 상부면을 제공한다. 몇몇 실시예들에서, 평탄화 프로세스는 인캡슐런트(130)보다 높은 레이트로 폴리머 재료(131)를 선택적으로 제거하는 화학적 슬러리를 사용하는 CMP를 포함한다. 예를 들어, 화학적 슬러리는 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함할 수 있다. 평탄화는 또한 타이밍을 통해 결정되는 평탄화 프로세스의 종점을 갖는 타이밍된 프로세스(timed process)일 수 있다.
평탄화 후에, 인캡슐런트(130)의 상부면 내의 피트들 및 다른 오목부들을 충전하는 폴리머 재료(131)의 부분들이 남아있을 수 있다. 또한, 평탄화 프로세스는 인캡슐런트(130)의 영역들(예를 들어, 도 8b의 영역(130C))이 노출되도록 폴리머 재료(131)의 다른 부분들을 제거할 수 있다. 예를 들어, 평탄화 후에, 폴리머 재료(131), 인캡슐런트(130), 집적 회로 다이들(114A/114B), 및 관통 비아들(112)의 최상부면은 실질적으로 동일 평면 상에 있을 수 있다. 또한, 평탄화 후에, 폴리머 재료(131)의 두께는 변화될 수 있고, 인캡슐런트(130)의 상부면에 걸쳐 0㎛ 내지 약 0.1㎛의 범위일 수 있다. 또한, 평탄화 프로세스는 폴리머 재료(131) 및/또는 인캡슐런트(130)의 상부면 상에 남아있는 CMP 잔류물(예를 들어, 잔류물(133), 또한 불순물(133)로도 지칭됨)을 초래할 수 있다. CMP 잔류물(또한 불순물로도 지칭됨)은 폴리머 재료(131)와는 상이한 재료이고, CMP 잔류물은 CMP 동안 사용되는 화학적 슬러리의 재료를 포함할 수 있다. 예를 들어, 화학적 슬러리가 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함하는 경우, CMP 잔류물은 마찬가지로 실리콘, 알루미늄, 산소, 이들의 조합 등의 분자를 포함할 수 있다.
도 9a 내지 도 19에서, 전방 측 재분배 구조(160)가 형성된다. 도 20에 예시된 바와 같이, 전방 측 재분배 구조(160)는 유전체 층(132, 140, 148 및 156) 및 금속화 패턴들(138, 146 및 154)(때때로 재분배 층들(138, 146 및 154) 또는 재분배 라인들(138, 146 및 154)로 지칭됨)을 포함한다.
도 9a 및 도 9b에서, 유전체 층(132)은 인캡슐런트(130), 폴리머 재료(131), 관통 비아들(112) 및 다이 커넥터들(126) 상에 성막된다. 도 9b는 도 9a의 영역(604)의 상세한 단면도를 예시한다. 몇몇 실시예들에서, 유전체 층(132)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(132)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(132) 및 폴리머 재료(131)의 재료 조성은 동일하거나 상이할 수 있다. 유전체 층(132)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(132)은 폴리머 재료(131) 및/또는 인캡슐런트(130)와의 계면들을 형성할 수 있다. 또한, 몇몇 실시예들에서, CMP 잔류물(예를 들어, 잔류물(133))은 유전체 층(132)과 폴리머 재료(131) 사이의 계면에 및/또는 유전체 층(132)과 인캡슐런트(130) 사이의 계면에(명시적으로 예시되지 않음) 배치될 수 있다. 인캡슐런트(130)의 상부면에 오목부들을 충전하기 위해 폴리머 재료(131)를 포함시킴으로써, 유전체 층(132)은 향상된 평면도를 가지고 표면 상에 형성되고, 이는 비교적 평탄한 토포그래피를 또한 갖는 유전체 재료(132)의 상부면을 초래한다.
도 10a 및 도 10b에서, 그 후 유전체 층(132)이 패터닝된다. 패터닝은 관통 비아들(112) 및 다이 커넥터들(126)의 부분들을 노출시키기 위해 개구들을 형성한다. 도 10b는 도 10a의 영역(604)의 상세한 단면도를 예시한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(132)이 감광성 재료일 때 유전체 층(132)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(132)이 감광성 재료인 경우, 유전체 층(132)은 노광 후에 현상(예를 들어, 어닐링을 통해 경화)될 수 있다.
도 11a 및 도 11b에서, 비아들을 갖는 금속화 패턴(138)이 유전체 층(132) 상에 형성된다. 도 11b는 도 11a의 영역(604)의 상세한 단면도를 예시한다. 금속화 패턴(138)을 형성하기 위한 예로서, 시드 층(미도시)이 유전체 층(132) 위에 그리고 개구들 내에 유전체 층(132)을 통해 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 금속화 패턴(138) 및 비아들을 형성한다. 비아들은 개구들 내에 유전체 층(132)을 관통하여 예를 들어, 관통 비아들(112) 및/또는 다이 커넥터들(126)까지 형성된다. 몇몇 실시예들에서, 금속화 패턴(138)은 예를 들어 5㎛ 이하의 라인 폭을 갖는 미세 피치(fine-pitched) 재분배 라인들이다. 다른 실시예들에서, 금속화 패턴(138)은 다른 치수들을 가질 수 있다. 인캡슐런트(130)의 상부면에 오목부들을 충전하기 위해 폴리머 재료(131)을 포함시킴으로써, 금속화 패턴(138)은 유전체 층(132)의 비교적 평평한 상부면 상에 형성될 수 있다. 결과적으로, 금속화 패턴(138) 내의 제조 결함들(예를 들어, 깨진 및/또는 병합된 도전성 라인들)은 유리하게 감소될 수 있다.
도 12에서, 유전체 층(140)은 금속화 패턴(138) 및 유전체 층(132) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(140)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(140)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(140)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 13에서, 그 후 유전체 층(140)은 패터닝된다. 패터닝은 금속화 패턴(138)의 부분들을 노출시키기 위한 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 유전체 층(140)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(140)이 감광성 재료들인 경우, 유전체 층(140)은 노광 후에 현상될 수 있다.
도 14에서, 비아들을 갖는 금속화 패턴(146)이 유전체 층(140) 상에 형성된다. 금속화 패턴(146)을 형성하기 위한 예로서, 시드 층(미도시)이 유전체 층(140) 위에 그리고 유전체 층(140)을 통해 개구들 내에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(146)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 금속화 패턴(146) 및 비아들을 형성한다. 비아들은 개구들 내에 유전체 층(140)을 관통하여 예를 들어, 금속화 패턴(138)의 부분들에 형성된다.
도 15에서, 유전체 층(148)은 금속화 패턴(146) 및 유전체 층(140) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(148)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(148)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(148)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 16에서, 그 후 유전체 층(148)은 패터닝된다. 패터닝은 금속화 패턴(146)의 부분들을 노출시키기 위한 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 유전체 층(148)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(148)이 감광성 재료들인 경우, 유전체 층(148)은 노광 후에 현상될 수 있다.
도 17에서, 비아들을 갖는 금속화 패턴(154)이 유전체 층(148) 상에 형성된다. 금속화 패턴(154)을 형성하기 위한 예로서, 시드 층(미도시)이 유전체 층(148) 위에 그리고 유전체 층(148)을 통해 개구들 내에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(154)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 금속화 패턴(154) 및 비아들을 형성한다. 비아들은 개구들 내에 유전체 층(148)을 관통하여 예를 들어, 금속화 패턴(146)의 부분들에 형성된다.
도 18에서, 유전체 층(156)은 금속화 패턴(154) 및 유전체 층(148) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(156)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(156)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체 층(156)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다.
도 19에서, 유전체 층(156)은 그 후 패터닝된다. 패터닝은 금속화 패턴(154)의 부분들을 노출시키기 위한 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 유전체 층(156)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(156)이 감광성 재료들인 경우, 유전체 층(156)은 노광 후에 현상될 수 있다.
전방 측 재분배 구조물(160)은 일례로서 도시된다. 더 많거나 더 적은 유전체 층 및 금속화 패턴들이 전방 측 재분배 구조물(160)에 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되면, 상기 논의된 단계들 및 프로세스는 생략될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되면, 상기 논의된 단계들 및 프로세스들은 반복될 수 있다. 본 기술분야의 당업자는 어느 단계들 및 프로세스들이 생략되거나 반복될 것인지를 쉽게 이해할 것이다.
도 20에서, 패드들(162)은 전방 측 재분배 구조(160)의 외부 측 상에 형성된다. 패드들(162)은 도전성 커넥터들(166)(도 21 참조)에 결합하는데 사용되고, UBM(under bump metallurgy)(162) 또는 도전성 필라들(162)(도 25b 참조)로 지칭될 수 있다. 예시된 실시예에서, 패드들(162)은 개구들을 통해 유전체 층(156)을 관통하여 금속화 패턴(154)까지 형성된다. 패드들(162)을 형성하기 위한 예로서, 시드 층(미도시)이 유전체 층(156) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 패드들(162)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 패드들(162)을 형성한다. 패드들(162)이 상이하게 형성되는 실시예에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
도 21에서, 도전성 커넥터들(166)은 UBM들(162) 상에 형성된다. 도전성 커넥터들(166)은 BGA 커넥터들, 솔더 볼들, 솔더 캡들, 금속 필라들, 제어된 붕괴 칩 연결(C4, controlled collapse chip connection) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG, electroless nickel-electroless palladium-immersion gold technique) 형성 범프들 등일 수 있다. 도전성 커넥터들(166)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(166)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 일반적으로 사용되는 방법들을 통해 초기에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물상에서 형성되면, 원하는 범프 형상으로 재료를 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(166)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(구리 필라와 같은)이다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층(미도시)은 금속 필라 커넥터들(166)의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 22에서, 캐리어 기판 디본딩(de-bonding)은 캐리어 기판(100)을 후면 측 재분배 구조물, 예컨대 유전체 층(104)으로부터 분리(디본딩)하도록 수행된다. 몇몇 실시예에 따르면, 디본딩은 릴리즈 층(102)이 광의 열 하에서 분해되어 캐리어 기판(100)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 릴리즈 층(102)에 투영하는 것을 포함한다. 구조물은 그 후 뒤집혀 테잎(190) 위에 배치된다.
도 22에 추가로 예시되는 바와 같이, 개구들은 금속화 패턴(106)의 부분들을 노출시키기 위해 유전체 층(104)을 관통하여 형성된다. 개구들은 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 23에서, 싱귤레이션 프로세스는 예를 들어, 인접한 영역들(600 및 602) 사이에서 스크라이브 라인 영역들을 따라 쏘잉(sawing)(184)에 의해 수행된다. 쏘잉(184)은 제2 패키지 영역(602)으로부터 제1 패키지 영역(600)을 싱귤레이팅한다.
도 23은 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터의 것일 수 있는 결과적인 싱귤레이팅된 패키지(200)를 예시한다. 패키지(200)는 또한 통합 팬-아웃(InFO, integrated fan-out) 패키지(200)로 지칭될 수 있다.
도 24는 패키지(200)(제1 패키지(200)로 지칭될 수 있음) 및 선택적인 제2 패키지(300)를 포함하는 패키지 구조(500)를 예시한다. 제2 패키지(300)는 기판(302) 및 기판(302)에 결합된 하나 이상의 적층된 다이들(308)(308A 및 308B)을 포함한다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 만들어질 수 있다. 몇몇 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 대안적으로, 기판(302)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(302)은 섬유 유리 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT, bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 보드(PCB, printed circuit board) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 막들을 구축하는 것은 기판(302)에 사용될 수 있다.
기판(302)은 능동 및 수동 디바이스들(도 21에서는 미도시)을 포함할 수 있다. 본 기술분야의 당업자는 반도체 패키지(300)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 캐패시터들, 저항기들, 이들의 조합 등과 같은 광범위한 디바이스들이 사용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판(302)은 금속화 층들(미도시) 및 관통 비아들(306)을 더 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 몇몇 실시예들에서, 기판(302)은 능동 및 수동 디바이스들이 실질적으로 없다.
기판(302)은 적층된 다이들(308)에 결합하기 위해 기판(202)의 제1 면 상에 본드 패드들(303)을, 그리고 기능 커넥터들(314)에 결합하기 위해 기판(302)의 제2 면 상에 기판의 본드 패드들(304)을 가질 수 있고, 기판(302)의 제2 면은 제1 면에 대향된다. 몇몇 실시예들에서, 본드 패드들(303 및 304)은 기판(302)의 제1 면 및 제2 면 상의 유전체 층들(미도시)에 리세스들(미도시)을 형성함으로써 형성된다. 리세스들은 본드 패드들(303 및 304)이 유전체 층들에 임베딩되게끔 허용하도록 형성될 수 있다. 다른 실시예들에서, 본드 패드들(303 및 304)이 유전체 층 상에 형성될 수 있기 때문에 리세스들은 생략된다. 몇몇 실시예들에서, 본드 패드들(303 및 304)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 만들어진 얇은 시드 층(미도시)을 포함한다. 본드 패드들(303 및 304)의 도전성 재료는 얇은 시드 층 위에 성막될 수 있다. 도전성 재료는 전기 화학적 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드들(303 및 304)의 도전성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
실시예에서, 본드 패드들(303 및 304)은 티타늄 층, 구리 층 및 니켈 층과 같은 도전성 재료들의 3개의 층을 포함하는 UBM들이다. 그러나, 본 기술분야의 당업자는, UBM들(303 및 304)의 형성에 적절한, 크롬/크롬 구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 많은 적절한 재료들 및 층들의 배열들이 존재한다는 것을 알 것이다. UBM들(303 및 304)을 위해 사용될 수 있는 임의의 적절한 재료들 또는 재료 층들은 본 출원의 범위 내에 완전히 포함되는 것으로 의도된다. 몇몇 실시예들에서, 관통 비아들(306)은 기판(302)을 통해 연장되고, 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합시킨다.
예시된 실시예에서, 적층된 다이들(308)은 와이어 본드들(310)에 의해 기판(302)에 결합되지만, 도전성 범프들과 같은 다른 연결들이 사용될 수도 있다. 실시예에서, 적층된 다이들(308)은 적층된 메모리 다이들이다. 예를 들어, 적층된 메모리 다이들(308)은 저전력(LP, low-power) 더블 데이터 레이트(DDR, double data rate) 메모리 모듈들, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4 또는 유사한 메모리 모듈들을 포함할 수 있다.
몇몇 실시예들에서, 적층된 다이들(308) 및 와이어 본드들(310)은 몰딩 재료(312)에 의해 캡슐화될 수 있다. 몰딩 재료(312)는 예를 들어 압축 몰딩을 사용하여 적층된 다이들(308) 및 와이어 본드들(310) 상에 몰딩될 수 있다. 몇몇 실시예들에서, 몰딩 재료(312)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 이들의 조합이다. 경화 단계는 몰딩 재료(312)를 경화시키기 위해 수행될 수 있으며, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
몇몇 실시예들에서, 적층된 다이들(308) 및 와이어 본드들(310)은 몰딩 재료(312)에 매립되고, 몰딩 재료(312)의 경화 이후에, 몰딩 재료(312)의 과잉 부분들을 제거하고 제2 패키지들(300)에 대한 실질적으로 평탄한 표면을 제공하기 위해 연삭과 같은 평탄화 단계가 수행된다.
제2 패키지들(300)이 형성된 후에, 패키지들(300)은 기능 커넥터들(314), 본드 패드들(304) 및 금속화 패턴(106)을 통해 제1 패키지들(200)에 기계적 및 전기적으로 본딩된다. 몇몇 실시예들에서, 적층된 메모리 다이들(308)은 와이어 본드들(310), 본드 패드들(303 및 304), 관통 비아들(306), 기능 커넥터들(314) 및 관통 비아들(112)를 통해 집적 회로 다이들(114)에 결합될 수 있다.
기능 커넥터들(314) 및 도전성 커넥터들(166)이 동일할 필요는 없지만, 기능 커넥터들(314)은 상기 설명된 도전성 커넥터들(166)과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다. 기능 커넥터들(314)은 기판(302)의 적층된 메모리 다이들(308)과 대향 측면 상에 배치될 수 있다. 몇몇 실시예들에서, 솔더 레지스트(318)는 또한 적층된 메모리 다이들(308)에 대향하는 기판(302)의 측면 상에 형성될 수 있다. 기능 커넥터들(314)은 솔더 레지스트(318)의 개구들에 배치되어, 기판(302)의 도전성 피처들(예를 들어, 본드 패드들(304))에 전기적 및 기계적으로 결합될 수 있다. 솔더 레지스트(318)는 기판(302)의 영역들을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
몇몇 실시예들에서, 기능 커넥터들(314)를 본딩하기 전에, 기능 커넥터들(314)은 무 세척 플럭스(no-clean flux)와 같은 플럭스(미도시)로 코팅된다. 기능 커넥터들(314)은 플럭스에 침지될 수 있거나 또는 플럭스가 기능 커넥터들(314) 상으로 분사될 수 있다. 다른 실시예에서, 플럭스는 금속화 패턴들(106)의 표면들에 인가될 수 있다.
몇몇 실시예들에서, 기능 커넥터들(314)은 그들이 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우되기 전에, 그 위에 형성된 선택적 에폭시 플럭스(미도시)를 가질 수 있다. 이 잔여 에폭시 부분은 응력을 줄이고 기능 커넥터들(314)의 리플로우로 인한 접합부를 보호하기 위한 언더필(underfill)로서 작용할 수 있다.
제2 패키지(300)와 제1 패키지(200) 사이의 본딩은 솔더 본딩일 수 있다. 실시예에서, 제2 패키지(300)는 리플로우 프로세스에 의해 제1 패키지(200)에 본딩된다. 이 리플로우 프로세스 동안, 기능 커넥터들(314)은 본드 패드들(304) 및 금속화 패턴들(106)과 접촉하여 제2 패키지(300)를 제1 패키지(200)에 물리적 및 전기적으로 결합시킨다. 본딩 프로세스 후, 금속화 패턴들(106)과 기능 커넥터들(314)의 계면에서 그리고 기능 커넥터들(314)과 본드 패드들(304)의 계면에서(미도시) 금속간 화합물(IMC, intermetallic compound, 미도시)이 형성될 수 있다. 도 23 및 도 24는 제1 패키지(200)가 싱귤레이팅된 후에 제2 패키지(300)가 제1 패키지(200)에 본딩되는 것을 예시하지만, 다른 실시예들에서는, 제2 패키지(300)는 싱귤레이션 이전에 (예를 들어, 제1 패키지(200)가 패키지 웨이퍼의 일부인 동안, 도 21 참조) 제1 패키지(200)에 본딩될 수 있다. 제2 패키지(300)가 제1 패키지(200)에 본딩된 후, 제1 패키지(200)는 패키지 웨이퍼 내의 다른 패키지들로부터 싱귤레이팅될 수 있다.
제2 패키지(300)는 선택적이다. 다른 실시예들(예를 들어, 도 25b 참조)에서, 특히 후면 측 RDL(110) 및 관통 비아들(112)이 생략될 때, 제2 패키지(300)는 생략될 수 있다. 이러한 실시예들에서, 패키지의 메모리 컴포넌트는 집적 회로 다이(114A)(예를 들어, 프로세서 다이)와 함께 제1 패키지(200)에서 몰딩되는 집적 회로 다이(114B)에 의해 제공될 수 있다. 단일의 캡슐화된 층에 메모리 컴포넌트 및 프로세서 컴포넌트 모두를 캡슐화함으로써, 최종 패키지(예를 들어, 도 25b의 패키지(550))의 폼 팩터 및 제조 비용은 유리하게 감소될 수 있다.
도 25a는 패키지들(200 및 300)이 기판(400)에 장착된 후의 반도체 패키지(500)를 예시한다. 기판(400)은 패키지 기판(400)으로 지칭될 수 있다. 패키지(200)는 도전성 커넥터들(166)을 사용하여 패키지 기판(400)에 장착된다.
패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 만들어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 부가적으로, 패키지 기판(400)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(400)은 섬유 유리 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로 다른 PCB 재료들 또는 막들을 포함한다. ABF 또는 다른 라미네이트들과 같은 막들을 구축하는 것은 패키지 기판(400)에 사용될 수 있다.
패키지 기판(400)은 능동 및 수동 디바이스들(도 29에서는 미도시)을 포함할 수 있다. 본 기술분야의 당업자는 반도체 패키지(500)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 캐패시터들, 저항기들, 이들의 조합 등과 같은 광범위한 디바이스들이 사용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
패키지 기판(400)은 금속화 층들 및 비아들(미도시)과, 금속화 층들 및 비아들 위에 본드 패드들(402)을 더 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 몇몇 실시예들에서, 패키지 기판(400)은 능동 및 수동 디바이스들이 실질적으로 없다.
몇몇 실시예들에서, 도전성 커넥터들(166)은 패키지(200)를 본드 패드들(402)에 부착하기 위하여 리플로우될 수 있다. 도전성 커넥터들(166)은 기판(400)의 금속화 층들을 포함하는 기판(400)을 제1 패키지(200)에 전기적 및/또는 물리적으로 결합시킨다. 몇몇 실시예들에서, 기판(400) 상에 장착하기 전에, 수동 디바이스들(예를 들어, 예시되지 않은 표면 실장 디바이스(SMD, surface mount device))가 패키지(200)에 부착(예를 들어, 본드 패드들(402)에 본딩)될 수 있다. 이러한 실시예들에서, 수동 디바이스들은 도전성 커넥터들(166)과 동일한 패키지(200)의 표면에 본딩될 수 있다.
도전성 커넥터들(166)은 그들이 패키지(200)가 기판(400)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우되기 전에, 그 위에 형성된 에폭시 플럭스(미도시)를 가질 수 있다. 이 잔여 에폭시 부분은 응력을 줄이고 도전성 커넥터들(166)의 리플로우로 인한 접합부를 보호하기 위한 언더필로서 작용할 수 있다. 몇몇 실시예들에서, 언더필(미도시)은 제1 패키지(200)와 기판(400) 사이에서 도전성 커넥터들(166)를 둘러싸도록 형성될 수 있다. 언더필은 패키지(200)가 부착된 후에 모세관 유동(capillary flow) 프로세스에 의해 형성될 수 있거나 또는 패키지(200)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는 재분배 층 내에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조물 뿐 아니라 최종 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법들과 관련하여 사용될 수 있다.
도 28b는 몇몇 실시예들에 따른 패키지(550)를 예시한다. 패키지(550)는 커넥터들(164A 및 166A)에 의해 패키지(400)에 본딩된 제1 패키지(250)를 포함한다. 커넥터들(164A 및 166A)은 BGA 볼들, C4 범프들 등일 수 있다. 몇몇 실시예들에서, 커넥터들(164A 및 166A)은 도전성 필라들(164A) 상에 배치된 솔더 캡(116A)을 포함한다. 패키지(550)는 패키지(500)(도 25a 참조)와 실질적으로 유사할 수 있으며, 동일한 참조번호는 동일한 엘리먼트를 나타낸다. 그러나, 패키지(250)에서, 선택적인 후면 측 RDL(110) 및 관통 비아들(112)은 생략된다. 또한, 제1 패키지(250)의 패키지(400)와의 대향 측면에 메모리 모듈(예를 들어, 도 25b에 예시된 바와 같은 패키지(300)와 유사)이 본딩되지 않는다. 몇몇 실시예들에서, 패키지(550)의 메모리 컴포넌트는 상기 설명된 바와 같이 집적 회로 다이(114B)에 의해 제공된다. "다이"로 지칭되지만, 집적 회로 다이들(114A 및/또는 114B)은 (예를 들어, 하나 이상의 다이들 및/또는 재분배 피처들을 포함하는) 베어(bare) 칩들 또는 패키징된 칩들일 수 있다.
도 26a 내지 도 27은 대안적인 실시예들에 따른 패키지(502)(도 27 참조)를 제조하는 다양한 단계의 단면도들을 예시한다. 도 26a 및 도 26b를 참조하면, 패키지(502)(도 27 참조)를 형성하는 중간 프로세스 단계가 도시된다. 도 26b는 도 26a의 영역(604)의 상세한 단면도를 예시한다. 패키지(502)는 패키지(500)(도 25a 참조)와 실질적으로 유사할 수 있으며, 여기서 동일한 참조 번호는 (도 1 내지 도 11b와 관련하여 상기 설명된 바와 같은) 유사한 프로세스 단계들을 사용하여 형성된 유사한 엘리먼트들을 나타낸다. 상기 설명된 실시예들과 유사하게, 후면 측 재분배 구조(110) 및/또는 관통 비아들(112)은 선택적이며 생략될 수 있다. 그러나, 패키지(502)에서, 유전체 층(132)(도 11a 및 도 11b 참조)은 생략되고, 금속화 패턴(138)은 인캡슐런트(130) 및 폴리머 재료(131) 바로 위에 형성되어, 집적 회로 다이(114A)의 다이 커넥터들(126), 집적 회로 다이(114B)의 다이 커넥터들(126) 및 관통 비아들(112)을 전기적으로 상호연결한다. 예를 들어, 금속화 패턴(138)은 인캡슐런트(130) 및 폴리머 재료(131)와의 계면들을 형성한다. 또한, 금속화 패턴(138)과 폴리머 재료(131) 사이의 계면에 및/또는 금속화 패턴(138)과 인캡슐런트(130) 사이의 계면에 폴리머 재료(131)를 평탄화하는 것으로부터의 CMP 잔류물(잔류물(133)로서 예시됨)이 배치될 수 있다. 상기 논의된 바와 같이, CMP 잔류물(불순물로도 또한 지칭 됨)은 폴리머 재료(131)의 CMP 동안 사용되는 화학적 슬러리의 재료를 포함할 수 있다. 예를 들어, 화학적 슬러리가 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함하는 경우, CMP 잔류물은 마찬가지로 실리콘, 알루미늄, 산소, 이들의 조합 등의 분자를 포함할 수 있다. 도 27은 예를 들어, 도 12 내지 도 25a와 관련하여 상기 논의된 프로세스 단계들과 유사한 프로세스를 적용함으로써 추가 프로세싱 후에 완성된 패키지(502)를 예시한다. 다른 실시예들(예를 들어, 도 25b와 유사한)에서, 특히 선택적 후면 측 재분배 구조(110) 및 관통 비아들(112)이 생략될 때, 패키지(300)는 생략될 수 있다.
도 28a 내지 도 34b는 대안적인 실시예들에 따른 패키지(504)(도 34a 참조) 및/또는 패키지(506)(도 34b 참조)를 제조하는 다양한 단계들의 단면도들을 예시한다. 도 28a 및 도 28b를 참조하면, 패키지들(504 및 506)(도 34a 및 34b 참조)를 형성하는 중간 프로세스 단계가 도시된다. 도 28b는 도 28a의 영역(604)의 상세한 단면도를 예시한다. 도 28a 및 도 28b의 피처들은 도 6a 및 도 6b와 관련하여 상기 설명되고 예시된 피처들과 실질적으로 유사할 수 있으며, 여기서 동일한 참조 번호는 동일한 프로세스 단계들을 사용하여 형성된 유사한 엘리먼트들을 나타낸다. 상기 설명된 실시예들과 유사하게, 후면 측 재분배 구조(110) 및/또는 관통 비아들(112)은 선택적이며 생략될 수 있다.
다음으로, 도 29a 및 도 29b에서, 도전성 비아들(112) 및 다이 커넥터들(126)은 패터닝된다. 도 29b는 도 29a의 영역(604)의 상세한 단면도를 예시한다. 도전성 비아들(112) 및 다이 커넥터들(126)을 패터닝하는 단계는 인캡슐런트(130) 및 유전체 재료(128)의 상부면 아래에 도전성 비아들(112) 및 다이 커넥터들(120)을 리세싱하기 위해 에치백(etch back) 프로세스, 스미어 제거(desmear) 프로세스, 이들의 조합 등을 포함할 수 있다. 몇몇 실시예들에서, 도전성 비아들(112) 및 다이 커넥터들(126)을 패터닝하는 것은 도전성 비아들(112) 및 다이 커넥터들(126)의 상부면들에 형성된 자연 산화물(예를 들어, 구리 산화물)을 제거한다. 이러한 자연 산화물을 제거함으로써, 도전성 비아들(112) 및 다이 커넥터들(126)의 도전성이 향상될 수 있다는 것이 관찰되었다. 몇몇 실시예들에서, 도전성 비아들(112) 및 다이 커넥터들(126)을 패터닝함에 있어서, 도전성 비아들(112) 및 다이 커넥터들(126) 각각의 각 높이는 두께(T2)만큼 감소되고(도 29b 참조), 이 두께는 약 0.1 ㎛ 내지 약 20 ㎛의 범위일 수 있다.
다음으로, 도 30a에 예시된 바와 같이 인캡슐런트(130) 상에 폴리머 재료(131)가 형성된다. 도 30b는 도 30a의 영역(604)의 상세한 단면도를 예시한다. 폴리머 재료(131)는 PBO, 폴리이미드, BCB 등을 포함할 수 있다. 몇몇 실시예들에서, 폴리머 재료(131)는 광감성 재료이다. 폴리머 재료(131)를 형성하는 것은 스핀-온(spin-on) 프로세스와 같은 코팅 프로세스를 포함할 수 있다. 폴리머 재료(131)는 인캡슐런트(130)의 상부면에서 피트들 및 다른 오목부들을 충전하기 위해 코팅될 수 있다. 폴리머 재료(131)는 도전성 비아들(112) 및 다이 커넥터들(126)의 패터닝에 의해 정의된 개구들을 추가로 충전할 수 있다(도 29a/도 29b 참조). 예를 들어, 폴리머 재료(131)는 다이 커넥터들(126) 및 관통 비아들(112)의 상부면을 추가로 커버할 수 있다.
도 30b를 참조하면, 폴리머 재료(131)는 충전제들(130A)의 임의의 노출된 중공 코어들(130B)(도 28b 참조)을 충전할 수 있다. 폴리머 재료(131)는 인캡슐런트(130)의 불균일한 토포그래피의 충분한 커버리지를 제공하기 위해 두께(T1)로 분배될 수 있다. 몇몇 실시예들에서, 폴리머 층의 두께(T1) 대 충전제들(130A)의 평균 직경의 비는 적어도 약 0.5일 수 있다. 몇몇 실시예들에서, 폴리머 층의 두께(T1)는 적어도 10 ㎛이다. 몇몇 실시예들에서, 인캡슐런트(130)의 불균일한 토포그래피와 함께 폴리머 재료(131)를 형성하는데 사용되는 코팅 프로세스는 폴리머 재료(131)의 상부면이 비평면인 것을 초래할 수 있다. 예를 들어, 노출된 중공 코어들(130B)(도 28b 참조) 바로 위에 있는 폴리머 재료(131)의 상부면의 부분들은 불균일할 수 있다.
다음에, 도 31a 및 도 31b에서, 개구들(170)은 관통 비아들(112) 및 다이 커넥터들(126)을 노출시키기 위해 폴리머 재료(131)에서 패터닝된다. 도 31b는 도 31a의 영역(604)의 상세한 단면도를 예시한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 폴리머 재료(131)를 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다.
패터닝 후, 경화 프로세스(예를 들어, 어닐링)는 폴리머 재료(131)에 적용될 수 있다. 집적 회로 다이들(114A/114B) 중 하나 이상이 온도 감응성(예를 들어, 메모리 다이들)인 실시예들에서, 폴리머 재료(131)는 집적 회로 다이들(114A/114B)을 손상시키지 않도록, 비교적 저온(예를 들어, 약 300℃ 미만)에서 경화되는 저온 폴리머를 포함할 수있다 다른 실시예들에서, 폴리머 재료(131)는 임의의 적절한 온도에서 경화될 수 있다. 경화 프로세스는 후속 프로세싱 단계들(예를 들어, 평탄화, 도 32a, 도 32b 및 도 32c 참조)을 위해 충분한 강성을 허용하도록 폴리머 재료를 경화시킬 수 있다. 경화 프로세스가 폴리머 재료(131)를 패터닝한 후에 수행되는 것으로 설명되지만, 다른 실시예들에서는 폴리머 재료(131)를를 경화시키는 단계는 폴리머 재료(131)를 패터닝하는 단계 이전에(예를 들어, 에칭 프로세스가 폴리머 재료(131)를 패터닝하는데 사용될 때) 수행될 수 있다.
도 32a, 도 32b 및 도 32c에서, 평탄화 프로세스가 폴리머 재료(131)에 적용된다. 도 32b 및 도 32c는 도 32a의 영역(604)의 상세한 단면도를 예시한다. 도 32b는 몇몇 실시예들에 따른 패키지(504)(도 34a 참조)를 초래하는 평탄화 프로세스에 대응한다. 도 32c는 몇몇 대안적인 실시예들에 따른 패키지(506)(도 34b 참조)를 초래하는 평탄화 프로세스에 대응한다.
평탄화 프로세스는 인캡슐런트(130) 및 폴리머 재료(131) 위에 부가적인 피처들(예를 들어, 금속화 패턴들)을 형성하기 위한 고도의 평탄도를 갖는 상부면을 제공한다. 몇몇 실시예들에서, 평탄화 프로세스는 인캡슐런트(130)보다 높은 레이트로 폴리머 재료(131)를 선택적으로 제거하는 화학적 슬러리를 사용하는 CMP를 포함한다. 예를 들어, 화학적 슬러리는 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함할 수 있다. 평탄화는 또한 타이밍을 통해 결정되는 평탄화 프로세스의 종점을 갖는 타이밍된 프로세스(timed process)일 수 있다.
평탄화 후에, 인캡슐런트(130)의 상부면 내의 피트들 및 다른 오목부들을 충전하는 폴리머 재료(131)의 부분들이 남아있을 수 있다. 몇몇 실시예들(도 32b 참조)에서, 평탄화 프로세스는 인캡슐런트(130)의 영역들(예를 들어, 도 32b의 영역(130C))이 노출되도록 폴리머 재료(131)의 다른 부분들을 제거할 수 있다. 예를 들어, 평탄화 후에, 폴리머 재료(131), 인캡슐런트(130), 및 유전체 재료(128)의 최상부면은 실질적으로 동일 평면 상에 있을 수 있다. 몇몇 실시예들에서, 평탄화 후에, 폴리머 재료(131)의 두께는 변화될 수 있고, 인캡슐런트(130) 및 유전체 재료(128)의 상부면에 걸쳐 0㎛ 내지 약 0.1㎛의 범위일 수 있다.
다른 실시예(도 32c 참조)에서, 평탄화 프로세스는 인캡슐런트(130) 또는 유전체 재료(128)의 임의의 부분들을 노출시키지 않고 폴리머 재료(131)를 평탄화한다. 예를 들어, 평탄화 후에, 폴리머 재료(131)는 인캡슐런트(130) 및 유전체 재료(128)의 상부면을 완전히 커버한다. 몇몇 실시예들에서, 평탄화 후에, 폴리머 재료(131)의 두께는 변화될 수 있고, 인캡슐런트(130) 및 유전체 재료(128)의 상부면에 걸쳐 0.1 ㎛ 내지 약 30㎛의 범위일 수 있다.
또한, 평탄화 프로세스는 폴리머 재료(131) 및/또는 인캡슐런트(130)의 상부면 상에 남아있는 CMP 잔류물(예를 들어, 잔류물(133), 또한 불순물(133)로도 지칭됨)을 초래할 수 있다. CMP 잔류물(또한 불순물로도 지칭됨)은 폴리머 재료(131)와는 상이한 재료이고, CMP 잔류물은 CMP 동안 사용되는 화학적 슬러리의 재료를 포함할 수 있다. 예를 들어, 화학적 슬러리가 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함하는 경우, CMP 잔류물은 마찬가지로 실리콘, 알루미늄, 산소, 이들의 조합 등의 분자를 포함할 수 있다. 또한, CMP 잔류물의 재료는 폴리머 재료(131)의 재료 조성 내에서 발견되지 않는다.
다음으로, 도 32a, 도 32b 및 도 32c에서, 금속화 패턴(138)은 폴리머 재료(131) 바로 위에 형성되어, 집적 회로 다이(114A)의 다이 커넥터들(126), 집적 회로 다이(114B)의 다이 커넥터들(126) 및 관통 비아들(112)을 전기적으로 상호연결한다. 도 33b 및 도 33c는 도 33a의 영역(604)의 상세한 단면도를 예시한다. 도 33b는 몇몇 실시예들에 따른 패키지(504)(도 34a 참조)를 초래하는 금속화 패턴을 형성하는 것에 대응한다. 도 33c는 몇몇 대안적인 실시예들에 따른 패키지(506)(도 34a 참조)를 초래하는 금속화 패턴을 형성하는 것에 대응한다.
몇몇 실시예들(도 33b 참조)에서, 금속화 패턴(138)은 인캡슐런트(130), 유전체 재료(128) 및 폴리머 재료(131)와의 계면들을 형성한다. 그러한 실시예들에서, 금속화 패턴(138)과 폴리머 재료(131) 사이의 계면에 및/또는 금속화 패턴(138)과 인캡슐런트(130) 사이의 계면에 폴리머 재료(131)를 평탄화하는 것으로부터의 CMP 잔류물(잔류물(133)로서 예시됨)이 배치될 수 있다. 상기 논의된 바와 같이, CMP 잔류물은 폴리머 재료(131)의 CMP 동안 사용되는 화학적 슬러리의 재료를 포함할 수 있다. 예를 들어, 화학적 슬러리가 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함하는 경우, CMP 잔류물은 마찬가지로 실리콘, 알루미늄, 산소, 이들의 조합 등의 분자를 포함할 수 있다. 도 34a는 예를 들어, 도 12 내지 도 25a와 관련하여 상기 논의된 프로세스 단계들과 유사한 프로세스를 적용함으로써 추가 프로세싱 후에 완성된 패키지(504)를 예시한다. 다른 실시예들(예를 들어, 도 25b와 유사한)에서, 특히 선택적 후면 측 재분배 구조(110) 및 관통 비아들(112)이 생략될 때, 패키지(300)는 생략될 수 있다.
몇몇 실시예들(도 33c 참조)에서, 금속화 패턴(138)은 인캡슐런트(130) 또는 유전체 재료(128)와의 계면들을 형성하지 않고 폴리머 재료(131)와의 계면들을 형성한다. 그러한 실시예들에서, 금속화 패턴(138)과 폴리머 재료(131) 사이의 계면에 폴리머 재료(131)를 평탄화하는 것으로부터의 CMP 잔류물(잔류물(133)로서 예시됨)이 배치될 수 있다. 상기 논의된 바와 같이, CMP 잔류물은 폴리머 재료(131)의 CMP 동안 사용되는 화학적 슬러리의 재료를 포함할 수 있다. 예를 들어, 화학적 슬러리가 실리콘 산화물, 알루미늄 산화물, 이들의 조합 등을 포함하는 경우, CMP 잔류물은 마찬가지로 실리콘, 알루미늄, 산소, 이들의 조합 등의 분자를 포함할 수 있다. 도 34b는 예를 들어, 도 12 내지 도 25a와 관련하여 상기 논의된 프로세스 단계들과 유사한 프로세스를 적용함으로써 추가 프로세싱 후에 완성된 패키지(506)를 예시한다. 다른 실시예들(예를 들어, 도 25b와 유사한)에서, 특히 선택적 후면 측 재분배 구조(110) 및 관통 비아들(112)이 생략될 때, 패키지(300)는 생략될 수 있다.
상기 논의된 다양한 실시예들은 디바이스 패키지 내의 인캡슐런트의 불균일한 상부면을 충전하고 평탄화하기 위해 추가의 폴리머 재료를 제공한다. 폴리머 재료가 충전제 포함 인캡슐런트와 비교하여 개선된 토포그래피로 평탄화될 수 있도록, 폴리머 재료는 충전제가 실질적으로 없다. 이 폴리머 재료를 제공함으로써, 후속하여 형성된 피처들(예를 들어, 금속화 패턴들의 도전성 라인들) 내의 제조 결함들이 감소될 수 있다는 것이 관찰되었다.
실시예에 따르면, 방법은, 인캡슐런트 내에 반도체 다이를 캡슐화하는 단계; 인캡슐런트를 평탄화하는 단계; 인캡슐런트 상에 폴리머 재료를 성막하는 단계; 폴리머 재료를 평탄화하는 단계; 및 폴리머 재료 상에 금속화 패턴을 형성하는 단계를 포함한다. 금속화 패턴은 반도체 다이의 다이 커넥터를 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결한다. 실시예에서, 인캡슐런트는 충전제를 포함하고, 인캡슐런트를 평탄화하는 단계는 충전제의 중공 코어(hollow core)를 노출시키며, 폴리머 재료를 성막하는 단계는 중공 코어를 폴리머 재료로 충전하는 단계를 포함한다. 실시예에서, 방법은 폴리머 재료와 금속화 패턴 사이에 폴리머 층을 형성하는 단계를 더 포함한다. 실시예에서, 금속화 패턴을 형성하는 단계는, 폴리머 재료와 물리적으로 접촉하는 금속화 패턴을 형성하는 단계를 포함한다. 실시예에서, 방법은, 반도체 다이의 다이 커넥터를 노출시키기 위해 폴리머 재료를 관통하여 제1 개구를 패터닝하는 단계, 및 도전성 피처를 노출시키기 위해 폴리머 재료를 관통하여 제2 개구를 패터닝하는 단계를 더 포함한다. 금속화 패턴을 형성하는 단계는, 제1 개구 및 제2 개구 내에 금속화 패턴의 부분들을 형성하는 단계를 포함한다. 실시예에서, 제1 개구를 패터닝하는 단계 및 제2 개구를 패터닝하는 단계는, 폴리머 재료를 평탄화하는 단계 이전에 수행된다. 실시예에서, 폴리머 재료를 성막하는 단계 이전에, 방법은 인캡슐런트의 상부면 아래에 반도체 다이의 다이 커넥터를 리세싱하는 단계를 더 포함한다. 실시예에서, 폴리머 재료를 평탄화하는 단계는 인캡슐런트의 일부를 노출시킨다.
실시예에 따르면, 방법은, 제2 집적 회로 다이에 인접하여 제1 집적 회로 다이를 배치하는 단계; 복수의 충전제들을 포함하는 몰딩 컴파운드 내에, 제1 집적 회로 다이 및 제2 집적 회로 다이를 캡슐화하는 단계; 제1 집적 회로 다이의 제1 다이 커넥터 및 제2 집적 회로 다이의 제2 다이 커넥터를 노출시키기 위해 몰딩 컴파운드를 평탄화하는 단계를 포함한다. 몰딩 컴파운드를 평탄화하는 단계는, 몰딩 컴파운드의 상부면에 복수의 오목부(depression)들을 형성한다. 방법은, 몰딩 컴파운드 위에 폴리머 재료를 성막하는 단계 ― 폴리머 재료는 몰딩 컴파운드의 상부면에서 복수의 오목부들 내에 배치됨 ― ; 폴리머 재료를 평탄화하는 단계; 및 폴리머 재료 위에 금속화 패턴을 형성하는 단계를 더 포함한다. 금속화 패턴은 제1 다이 커넥터를 제2 다이 커넥터에 전기적으로 연결한다. 실시예에서, 방법은 폴리머 재료 위에 폴리머 층을 성막하는 단계를 더 포함하며, 금속화 패턴을 형성하는 단계는 폴리머 층 위에 금속화 패턴을 형성하는 단계를 포함한다. 실시예에서, 금속화 패턴을 형성하는 단계는, 폴리머 재료와 접촉하는 금속화 패턴을 형성하는 단계를 포함한다. 실시예에서, 방법은 몰딩 컴파운드의 상부면 아래에 제1 다이 커넥터 및 제2 다이 커넥터를 패터닝하는 단계를 더 포함한다. 실시예에서, 폴리머 재료를 평탄화하는 단계 이후에, 폴리머 재료, 몰딩 컴파운드, 제1 다이 커넥터 및 제2 다이 커넥터의 상부면은 동일 평면 상에 있다.
실시예에 따르면, 패키지는, 다이 커넥터를 포함하는 집적 회로 다이; 집적 회로 다이 주위에 배치되는 인캡슐런트; 인캡슐런트의 적어도 일부 위의 폴리머 재료; 폴리머 재료의 상부면에 배치된 불순물 ― 상기 불순물의 재료는 상기 폴리머의 재료와는 상이함 ― ; 및 폴리머 재료 위의 도전성 라인을 포함한다. 도전성 라인은 다이 커넥터를 도전성 피처에 전기적으로 연결하고, 인캡슐런트의 일부는 다이 커넥터와 도전성 피처 사이에 배치된다. 실시예에서, 도전성 라인과 폴리머 재료 사이에 폴리머 층이 배치되며, 폴리머 재료와 폴리머 층 사이의 계면에 불순물이 배치된다. 실시예에서, 폴리머 층은 인캡슐런트로 계면을 더 형성한다. 실시예에서, 폴리머 층은 인캡슐런트의 전체 상부면을 커버한다. 실시예에서, 불순물은 도전성 라인과 폴리머 재료 사이의 계면에 배치된다. 실시예에서, 다이 커넥터의 상부면은 인캡슐런트의 상부면 아래에 배치되고, 폴리머 재료는 인캡슐런트의 상부면으로부터 다이 커넥터의 상부면까지 연장된다. 실시예에서, 불순물은 실리콘, 알루미늄, 또는 이들의 조합을 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
인캡슐런트 내에 반도체 다이를 캡슐화하는 단계;
상기 인캡슐런트를 평탄화하는 단계;
상기 인캡슐런트 상에 폴리머 재료를 성막하는 단계;
상기 폴리머 재료를 평탄화하는 단계; 및
상기 폴리머 재료 상에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 반도체 다이의 다이 커넥터를 상기 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결함 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 인캡슐런트는 충전제를 포함하고, 상기 인캡슐런트를 평탄화하는 단계는 상기 충전제의 중공 코어(hollow core)를 노출시키며, 상기 폴리머 재료를 성막하는 단계는 상기 중공 코어를 상기 폴리머 재료로 채우는 단계를 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 폴리머 재료와 상기 금속화 패턴 사이에 폴리머 층을 형성하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 1에 있어서,
상기 금속화 패턴을 형성하는 단계는, 상기 폴리머 재료와 물리적으로 접촉하는 상기 금속화 패턴을 형성하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 반도체 다이의 다이 커넥터를 노출시키기 위해 상기 폴리머 재료를 관통하여 제1 개구를 패터닝하는 단계; 및
상기 도전성 피처를 노출시키기 위해 상기 폴리머 재료를 관통하여 제2 개구를 패터닝하는 단계 ― 상기 금속화 패턴을 형성하는 단계는, 상기 제1 개구 및 상기 제2 개구 내에 상기 금속화 패턴의 부분들을 형성하는 단계를 포함함 ―
를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서,
상기 제1 개구를 패터닝하는 단계 및 상기 제2 개구를 패터닝하는 단계는, 상기 폴리머 재료를 평탄화하는 단계 이전에 수행되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 폴리머 재료를 성막하는 단계 이전에, 상기 인캡슐런트의 상부면 아래에 상기 반도체 다이의 다이 커넥터를 리세싱하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서,
상기 폴리머 재료를 평탄화하는 단계는 상기 인캡슐런트의 일부를 노출시키는 것인, 방법.
실시예 9. 방법에 있어서,
제2 집적 회로 다이에 인접하여 제1 집적 회로 다이를 배치하는 단계;
복수의 충전제들을 포함하는 몰딩 컴파운드 내에, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이를 캡슐화하는 단계;
상기 제1 집적 회로 다이의 제1 다이 커넥터 및 상기 제2 집적 회로 다이의 제2 다이 커넥터를 노출시키기 위해 상기 몰딩 컴파운드를 평탄화하는 단계 ― 상기 몰딩 컴파운드를 평탄화하는 단계는 상기 몰딩 컴파운드의 상부면에 복수의 오목부(depression)들을 형성함 ― ;
상기 몰딩 컴파운드 위에 폴리머 재료를 성막하는 단계 ― 상기 폴리머 재료는 상기 몰딩 컴파운드의 상부면에서 상기 복수의 오목부들 내에 배치됨 ― ;
상기 폴리머 재료를 평탄화하는 단계; 및
상기 폴리머 재료 위에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 제1 다이 커넥터를 상기 제2 다이 커넥터에 전기적으로 연결함 ―
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 폴리머 재료 위에 폴리머 층을 성막하는 단계를 더 포함하며, 상기 금속화 패턴을 형성하는 단계는 상기 폴리머 층 위에 상기 금속화 패턴을 형성하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 금속화 패턴을 형성하는 단계는, 상기 폴리머 재료와 접촉하는 상기 금속화 패턴을 형성하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 9에 있어서,
상기 몰딩 컴파운드의 상부면 아래에 상기 제1 다이 커넥터 및 상기 제2 다이 커넥터를 패터닝하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 9에 있어서,
상기 폴리머 재료를 평탄화하는 단계 이후에, 상기 폴리머 재료, 상기 몰딩 컴파운드, 상기 제1 다이 커넥터 및 상기 제2 다이 커넥터의 상부면은 동일 평면 상에 있는 것인, 방법.
실시예 14. 패키지에 있어서,.
다이 커넥터를 포함하는 집적 회로 다이;
상기 집적 회로 다이 주위에 배치되는 인캡슐런트;
상기 인캡슐런트의 적어도 일부 위의 폴리머 재료;
상기 폴리머 재료의 상부면에 배치된 불순물 ― 상기 불순물의 재료는 상기 폴리머의 재료와는 상이함 ― ; 및
상기 폴리머 재료 위의 도전성 라인 ― 상기 도전성 라인은 상기 다이 커넥터를 도전성 피처에 전기적으로 연결하고, 상기 인캡슐런트의 일부는 상기 다이 커넥터와 상기 도전성 피처 사이에 배치됨 ―
을 포함하는, 패키지.
실시예 15. 실시예 14에 있어서,
상기 도전성 라인과 상기 폴리머 재료 사이에 배치되는 폴리머 층을 더 포함하며, 상기 불순물은 상기 폴리머 재료와 상기 폴리머 층 사이의 계면에 배치되는 것인, 패키지.
실시예 16. 실시예 15에 있어서,
상기 폴리머 층은 상기 인캡슐런트로 계면을 더 형성하는 것인, 패키지.
실시예 17. 실시예 15에 있어서,
상기 폴리머 층은 상기 인캡슐런트의 전체 상부면을 커버하는 것인, 패키지.
실시예 18. 실시예 14에 있어서,
상기 불순물은 상기 도전성 라인과 상기 폴리머 재료 사이의 계면에 배치되는 것인, 패키지.
실시예 19. 실시예 14에 있어서,
상기 다이 커넥터의 상부면은 상기 인캡슐런트의 상부면 아래에 배치되고, 상기 폴리머 재료는 상기 인캡슐런트의 상부면으로부터 상기 다이 커넥터의 상부면까지 연장되는 것인, 패키지.
실시예 20. 실시예 14에 있어서,
상기 불순물은 실리콘, 알루미늄, 또는 이들의 조합을 포함하는 것인, 패키지.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    인캡슐런트 내에 반도체 다이를 캡슐화하는 단계;
    상기 인캡슐런트를 평탄화하는 단계;
    상기 인캡슐런트 상에 폴리머 재료를 성막하는 단계;
    상기 폴리머 재료를 평탄화하는 단계; 및
    상기 폴리머 재료 상에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 반도체 다이의 다이 커넥터를 상기 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결함 ―
    를 포함하고,
    상기 폴리머 재료를 평탄화하는 단계는 상기 인캡슐런트의 일부를 노출시키는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 인캡슐런트는 충전제를 포함하고, 상기 인캡슐런트를 평탄화하는 단계는 상기 충전제의 중공 코어(hollow core)를 노출시키며, 상기 폴리머 재료를 성막하는 단계는 상기 중공 코어를 상기 폴리머 재료로 채우는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 폴리머 재료와 상기 금속화 패턴 사이에 폴리머 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 금속화 패턴을 형성하는 단계는, 상기 폴리머 재료와 물리적으로 접촉하는 상기 금속화 패턴을 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스 제조 방법에 있어서,
    인캡슐런트 내에 반도체 다이를 캡슐화하는 단계;
    상기 인캡슐런트를 평탄화하는 단계;
    상기 인캡슐런트 상에 폴리머 재료를 성막하는 단계;
    상기 폴리머 재료를 평탄화하는 단계; 및
    상기 폴리머 재료 상에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 반도체 다이의 다이 커넥터를 상기 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결함 ―
    를 포함하고,
    상기 금속화 패턴을 형성하는 단계는, 상기 폴리머 재료와 물리적으로 접촉하는 상기 금속화 패턴을 형성하는 단계를 포함하고,
    상기 반도체 다이의 다이 커넥터를 노출시키기 위해 상기 폴리머 재료를 관통하여 제1 개구를 패터닝하는 단계; 및
    상기 도전성 피처를 노출시키기 위해 상기 폴리머 재료를 관통하여 제2 개구를 패터닝하는 단계 ― 상기 금속화 패턴을 형성하는 단계는, 상기 제1 개구 및 상기 제2 개구 내에 상기 금속화 패턴의 부분들을 형성하는 단계를 포함함 ―
    를 더 포함하는, 반도체 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 제1 개구를 패터닝하는 단계 및 상기 제2 개구를 패터닝하는 단계는, 상기 폴리머 재료를 평탄화하는 단계 이전에 수행되는 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스 제조 방법에 있어서,
    인캡슐런트 내에 반도체 다이를 캡슐화하는 단계;
    상기 인캡슐런트를 평탄화하는 단계;
    상기 인캡슐런트 상에 폴리머 재료를 성막하는 단계;
    상기 폴리머 재료를 평탄화하는 단계; 및
    상기 폴리머 재료 상에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 반도체 다이의 다이 커넥터를 상기 반도체 다이 외부에 배치된 도전성 피처에 전기적으로 연결함 ―
    를 포함하고,
    상기 폴리머 재료를 성막하는 단계 이전에, 상기 인캡슐런트의 상부면 아래에 상기 반도체 다이의 다이 커넥터를 리세싱하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  8. 삭제
  9. 반도체 디바이스 제조 방법에 있어서,
    제2 집적 회로 다이에 인접하여 제1 집적 회로 다이를 배치하는 단계;
    복수의 충전제들을 포함하는 몰딩 컴파운드 내에, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이를 캡슐화하는 단계;
    상기 제1 집적 회로 다이의 제1 다이 커넥터 및 상기 제2 집적 회로 다이의 제2 다이 커넥터를 노출시키기 위해 상기 몰딩 컴파운드를 평탄화하는 단계 ― 상기 몰딩 컴파운드를 평탄화하는 단계는 상기 몰딩 컴파운드의 상부면에 복수의 오목부(depression)들을 형성함 ― ;
    상기 몰딩 컴파운드 위에 폴리머 재료를 성막하는 단계 ― 상기 폴리머 재료는 상기 몰딩 컴파운드의 상부면에서 상기 복수의 오목부들 내에 배치됨 ― ;
    상기 폴리머 재료를 평탄화하는 단계; 및
    상기 폴리머 재료 위에 금속화 패턴을 형성하는 단계 ― 상기 금속화 패턴은 상기 제1 다이 커넥터를 상기 제2 다이 커넥터에 전기적으로 연결함 ―
    를 포함하는, 반도체 디바이스 제조 방법.
  10. 패키지에 있어서,
    다이 커넥터를 포함하는 집적 회로 다이;
    상기 집적 회로 다이 주위에 배치되는 인캡슐런트;
    상기 인캡슐런트의 적어도 일부 위의 폴리머 재료;
    상기 폴리머 재료의 상부면에 배치된 불순물 ― 상기 불순물의 재료는 상기 폴리머의 재료와는 상이함 ― ; 및
    상기 폴리머 재료 위의 도전성 라인 ― 상기 도전성 라인은 상기 다이 커넥터를 도전성 피처에 전기적으로 연결하고, 상기 인캡슐런트의 일부는 상기 다이 커넥터와 상기 도전성 피처 사이에 배치됨 ―
    을 포함하는, 패키지.
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