JP2020142480A - 積層体とセンサパッケージ及びそれらの製造方法 - Google Patents

積層体とセンサパッケージ及びそれらの製造方法 Download PDF

Info

Publication number
JP2020142480A
JP2020142480A JP2019042832A JP2019042832A JP2020142480A JP 2020142480 A JP2020142480 A JP 2020142480A JP 2019042832 A JP2019042832 A JP 2019042832A JP 2019042832 A JP2019042832 A JP 2019042832A JP 2020142480 A JP2020142480 A JP 2020142480A
Authority
JP
Japan
Prior art keywords
filler
resin layer
contact
fillers
sensor unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019042832A
Other languages
English (en)
Inventor
永福 蔡
Yongfu Cai
永福 蔡
州平 宮崎
Shuhei Miyazaki
州平 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2019042832A priority Critical patent/JP2020142480A/ja
Priority to US16/685,141 priority patent/US11322418B2/en
Priority to CN202010157229.1A priority patent/CN111668166B/zh
Publication of JP2020142480A publication Critical patent/JP2020142480A/ja
Priority to US17/696,253 priority patent/US20220208627A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • H01L23/295Organic, e.g. plastic containing a filler
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

【課題】2つの構造物の間にフィラー入り樹脂が充填された積層体において、積層体のサイズアップとフィラーのコストを抑制する。【解決手段】積層体10は、第1の面21を有する第1の構造物2と、第1の面21に積層され、複数のフィラーFを含有する樹脂層61と、樹脂層61に積層され、樹脂層61に接する第2の面41を有する第2の構造物4と、を有している。第2の面41と直交する断面において、第2の面41に接する複数のフィラーF2の、第2の面41と直交する方向における最大厚さに対する第2の面41と平行な方向における最大長さの比である偏平率の平均値が、第2の面に接しない複数のフィラーF1,F3の偏平率の平均値より大きい。【選択図】図3

Description

本発明は、積層体とセンサパッケージ及びそれらの製造方法に関し、特にモールド用樹脂のフィラーの構成に関する。
従来から、センサユニットなどの電気部品に他の電気部品を接続し、これらを一括して樹脂で封止するパッケージ部品が知られている。このようなパッケージ部品は、小さいサイズの電気部品に多数の外部接続端子を設ける場合などに利用されている。外部接続端子が電気部品の外側に張り出したパッケージ部品は、ファンアウトパッケージと呼ばれることもある。
樹脂としては、エポキシ樹脂などの樹脂にシリカなどの無機材料からなるフィラーを混合したフィラー入り樹脂が用いられる。一般に樹脂は硬化時の熱膨張率が高いため、硬化した樹脂から電気部品が大きな応力を受け、機能上の影響を受ける可能性がある。フィラーの熱膨張率は樹脂と比べて小さいため、フィラー入り樹脂の熱膨張率はフィラーを含まない樹脂の熱膨張率より小さくなり、上述の問題が生じにくくなる。
パッケージ部品の全体サイズを抑制するため、電気部品同士の接続部はできるだけコンパクトに形成することが好ましい。例えば、2つの電気部品が引出電極で接続される場合、2つの電気部品の間には引出電極の厚さに等しいギャップが形成されることがある。このギャップも樹脂で封止される。しかし、ギャップはできる限り小さく形成することが望ましいため、フィラー入り樹脂としてフィラー径の小さなフィラーが用いられる。特許文献1には最大フィラー径5μmのフィラーを含む樹脂が開示されている。
特開2014−56924号公報
フィラーのコストはフィラー径と相関関係があり、一般にフィラー径の小さいフィラーはコストが高い。このため、小さなギャップをフィラー入り樹脂で封止する場合、フィラーのコストが増加する可能性がある。大きいギャップにはフィラー径の大きなフィラーを使用できるため、フィラーのコストは抑制されるが、パッケージ部品のサイズアップを抑制することは困難である。この問題は電気部品間のギャップに限らず、一般に2つの構造物の間にフィラー入り樹脂を充填する際に生じる。
本発明は、2つの構造物の間にフィラー入り樹脂が充填された積層体において、積層体のサイズアップとフィラーのコストを抑制することが可能な構成と、その製造方法を提供することを目的とする。
本発明の積層体は、第1の面を有する第1の構造物と、第1の面に積層され、複数のフィラーを含有する樹脂層と、樹脂層に積層され、樹脂層に接する第2の面を有する第2の構造物と、を有し、第2の面と直交する断面において、第2の面に接する複数のフィラーの、第2の面と直交する方向における最大厚さに対する第2の面と平行な方向における最大長さの比である偏平率の平均値が、第2の面に接しない複数のフィラーの偏平率の平均値より大きい。
本発明の積層体の製造方法は、第1の面を有する第1の構造物を形成する第1の構造物形成工程と、第1の面の上に複数のフィラーを含有する樹脂層を形成する樹脂層形成工程と、樹脂層の上面を研磨する研磨工程と、研磨された樹脂層の上面に、上面と接する第2の面を有する第2の構造物を形成する第2の構造物形成工程と、を有する。樹脂層形成工程の後且つ研磨工程の前において、樹脂層に含まれる少なくとも一つのフィラーの第2の面と直交する方向における最大厚さは、第1の面と第2の面との間隔より大きい。
本発明によれば、サイズアップとフィラーのコストを抑制することが可能な積層体とその製造方法を提供することができる。
ファンアウトパッケージの斜視図である。 図1に示すファンアウトパッケージの断面図である。 図2(b)のB部拡大図である。 研磨前のフィラーの様々な形状を示す概念図である。 センサパッケージの製造方法を示すステップ図である。 研磨後の第2のフィラーの様々な形状を示す概念図である。 図3と同じ部位を示す、比較例の部分断面図である。 図3と同じ部位を示す、一実施例の写真である。
以下、図面を参照して本発明の実施形態について説明する。本実施形態は、センサユニットが再配線層を介して外部接続用端子に接続された、ファンアウト型のセンサパッケージに関する。しかし、本発明はこのようなセンサパッケージに限定されず、第1の構造物と、第1の構造物に積層されたフィラー入り樹脂層と、第1の樹脂層に積層された第2の構造物と、を有する積層体に適用することができる。以下の説明では、再配線層4の第2の面41と平行で且つ再配線層4の延びる方向をX方向、再配線層4の第2の面41と平行で且つX方向と直交する方向をY方向、X方向及びY方向と直交し、再配線層4の第2の面41と直交する方向をZ方向とする。第2の面41と直交する断面は、Z方向と平行な任意な断面を意味する。第2の面41と直交する断面は無数に存在しており、図示のX−Z面に限定されないことに留意されたい。同様に、第2の面41と平行な方向も無数に存在しており、X方向及びY方向に限定されない。
図1にセンサパッケージ1の斜視図を示す。図1(a)はセンサパッケージ1の外形を示す斜視図であり、図1(b)は図1(a)からフィラー入り樹脂6を取り除いた斜視図である。センサパッケージ1は、センサ素子(図示せず)を内蔵したセンサユニット2と、センサユニット2の一つの面(第1の面21)に設けられた複数の引出電極3と、複数の引出電極3にそれぞれ接続された複数の再配線層4と、複数の再配線層4にそれぞれ接続された複数の外部接続端子5と、を有している。センサユニット2はTMR素子を用いた磁気センサを内蔵しているが、センサの種類はこれに限定されない。たとえば、ホール素子や、AMR、GMRなどの磁気抵抗効果素子などが用いられる。本実施形態では4つの引出電極3と、4つの再配線層4と、4つの外部接続端子5が設けられているが、これらの数は限定されない。Z方向からみて、4つの外部接続端子5を内包する最少の矩形8はセンサユニット2を内包している。換言すれば、Z方向からみて、センサユニット2は4つの外部接続端子5を内包する最少の矩形8の内側にある。
センサユニット2と、複数の引出電極3と、複数の再配線層4と、複数の外部接続端子5は、外部接続端子5の上面とセンサユニット2の底面22を除いてフィラー入り樹脂6で封止されている。フィラー入り樹脂6を構成する樹脂はエポキシ樹脂であるが、樹脂の種類は限定されない。樹脂としては、例えばフェノール樹脂、ポリイミド樹脂なども使用することができる。フィラーの充填率も特に制限されず、10〜90質量%程度の範囲から選択することができる。
図2(a)は図1(b)のA−A線に沿ったセンサパッケージ1の断面図、図2(b)は図2(a)のA部拡大図である。フィラー入り樹脂6は、センサユニット2の側方と複数の引出電極3の側方とを覆う第1の樹脂層61と、複数の再配線層4の側方と複数の外部接続端子5の側方とを覆う第2の樹脂層62と、を有している。本実施形態では、第1の樹脂層61と第2の樹脂層62はフィラー径も含め全く同じ構成を有しているが、異なる構成を有していてもよい。センサユニット2は概ね直方体であり、その6つの面のうち再配線層4と対向する上面は、第1の樹脂層61と接する第1の面21を形成している。第1の面21の裏面である底面22は露出している。第1の面21にはCuなどの導電性金属で形成された引出電極3が設けられている。再配線層4はセンサユニット2の作成後に、センサユニット2の引出電極3に接続される。再配線層4はCuなどの導電性金属で形成されている。再配線層4はセンサユニット2の第1の面21とほぼ平行に、センサユニット2から離れる方向に延びている。再配線層4のセンサユニット2と対向する面は、第1の樹脂層61と接する第2の面41を形成している。従って、センサユニット2と再配線層4との間には第1の面21と第2の面41との間隔に等しいギャップ9が形成され、このギャップ9にも第1の樹脂層61が充填されている。換言すれば、センサユニット2(第1の構造物)と第1の樹脂層61と再配線層4(第2の構造物)は一つの積層体10を構成している。再配線層4の上面には、Cu、Sn、SnAgなどの導電性金属で形成され、再配線層4と電気接続された外部接続端子5が設けられている。
図3は図2(b)のB部拡大図であり、再配線層4(第2の構造物)の第2の面41と直交する断面を示している。複数のフィラーFは互いに形状及び大きさの異なる様々なフィラーFから構成されている。後述するように、本実施形態では一部のフィラーFが研磨によって形状を変化させられるが、図3では便宜上、研磨前の形状が球形のフィラーFだけを示している。図4には、形状を変化させられる前のフィラーF、すなわち研磨される前のフィラーFの様々な形状の例を断面図で示している。図4(a)には円形断面のフィラーFを、図4(b)には楕円形断面のフィラーFを、図4(c)、図4(d)には不規則形状の断面を有するフィラーFを示している。本明細書では、フィラー表面の任意に選択した2点間の直線距離の最大値をそのフィラーFのフィラー径と定義する。すなわち、フィラー径はそのフィラーFを内包する最小容積の球の直径を意味する。例えば球のフィラーFのフィラー径は球の直径であり、楕円体のフィラーFのフィラー径は長軸の長さである。便宜上、図4にはフィラー径を「d」で示している。従って、複数のフィラーFは、フィラー径の異なるフィラーFから構成されている。最大フィラー径は市販されているフィラーの種類によって異なる。
複数のフィラーFの一部は第1の面21に接しており(このフィラーFを第1のフィラーF1という)、複数のフィラーFの他の一部は第2の面41に接しており(このフィラーFを第2のフィラーF2という)、残りの複数のフィラーFは第1の面21にも第2の面41にも接していない(このフィラーFを第3のフィラーF3という)。本実施形態では、第2の面41と直交する断面において、各フィラーFのZ方向における最大厚さL1に対する、第2の面41と平行な方向における最大長さL2の比を偏平率という。複数の第2のフィラーF2の偏平率の平均値は、複数の第1のフィラーF1と複数の第3のフィラーF3、すなわち第2の面41に接しない複数のフィラーFの偏平率の平均値より大きい。換言すれば、複数の第2のフィラーF2は、平均的に、第2の面41に接しない複数のフィラーFよりも第2の面41と平行な方向に細長い形状とされている。上述のとおり第2の面41と平行な方向は無数に存在するため、第2の面41と平行な方向は図示されているX方向に限定されない。しかし、フィラーFはランダムな方向を向いているため、偏平率の平均値は任意の一断面から大きな誤差なく求めることができる。また、偏平率の平均値を求める際にはフィラー径の小さな微小フィラー(例えばフィラー径1μm未満)を除外してもよい。フィラーFの形状については、この後さらに詳細に説明する。
次に、図5を参照して、本実施形態のセンサパッケージ1の製造方法を説明する。まず、図5(a)に示すように、支持体7の上に複数のセンサユニット2を形成する(第1の構造物形成工程)。複数のセンサユニット2はシリコン基板上にウエハ工程で作成されてもよいし、ウエハ工程で作成されたセンサユニット2を個片化し、支持テープに接着剤で接着してもよい。本発明において、支持体7は支持基板と支持テープの両者を含む。複数のセンサユニット2同士の間隔は、互いに隣接するセンサユニット2の外部接続端子5(後工程で形成)同士が干渉しないように設定される。センサユニット2の上面には4つの引出電極3が形成されている。次に、複数のセンサユニット2を第1の樹脂層61で覆う。これによって、第1の構造物の上に複数のフィラーFを含有する第1の樹脂層61が形成される(第1の樹脂層形成工程)。第1の樹脂層61は塗布または印刷によって形成することができる。第1の樹脂層61は、センサユニット2だけでなく引出電極3も被覆するように設けられる。その後、第1の樹脂層61を硬化させる。第1の樹脂層61に含まれる少なくとも一つの第2のフィラーF2のZ方向における最大厚さ、または最大フィラー径は、センサユニット2(第1の構造物)と後工程で形成される再配線層4(第2の構造物)との間隔Hより大きくされている。従って、例えば間隔Hが30μm程度のとき、最大フィラー径は例えば50μm以上であってよい。
次に、図5(b)に示すように、硬化した第1の樹脂層61の上面を研磨する(研磨工程)。研磨工程は例えば機械研磨やCMP(化学機械研磨)や機械研磨とCMPの併用によって行うことができる。第1の樹脂層61と引出電極3は、引出電極3が露出し、さらに引出電極3の残存厚さが第2のフィラーF2の最大厚さを下回るまで研磨される。これによって、研磨工程前の第1の樹脂層61の上面と研磨工程後の第1の樹脂層61の上面との間に含まれる複数の第2のフィラーF2が全体的にまたは部分的に除去される。研磨工程後に第1の樹脂層61の上面に露出する第2のフィラーF2の多くは、上面に沿って平坦化されている。
図6は研磨後の複数の第2のフィラーF2の様々な形状を示す概念図である。硬化した樹脂は研磨によって大きく変形しない。フィラーFはほぼ同じ位置に保持され、フィラーFの上部が研磨によって除去され、平坦化される。例えばフィラーFの元の形状が球形である場合、フィラーFは図6(a)に示すように、上側がカットされた球形に変形する。例えばフィラーFの元の形状が楕円体である場合、フィラーFは図6(b)に示すように、上側がカットされた楕円体に変形する。複数のフィラーFの一部は、例えば図6(a)〜6(e)に示すように、第2の面41と面接触している。複数のフィラーFの一部は、例えば図6(a),6(c),6(e)に示すように、第2の面41で第2の面41と平行な方向に最大長さを有している。複数のフィラーFの一部は、例えば図6(a)〜6(d)に示すように、第2の面41で直線状になっている。複数のフィラーFの一部は、例えば図6(c)に示すように、第2の面41と接する部分の端部に、第2の面41に沿って延びる線状部10を有している。線状部10は機械研磨の際にフィラーFが研磨パッドで引っ張られることで形成されると考えられる。複数のフィラーFの一部は、例えば図6(d)に示すように、その端部に切り欠き部11を有している。切り欠き部11は機械研磨の際にフィラーFが研磨パッドで押し込まれることで形成されると考えられる。複数のフィラーFの一部は、例えば図6(e)に示すように、第2の面41との間に空洞12が形成されている。空洞12は機械研磨の際にフィラーFの両側が研磨パッドで引っ張られることで形成されると考えられる。前述のようにフィラーFは様々な形状をとるが、図6に示す形状は通常はみられないものであり、研磨によってはじめて生じたものと考えることができる。
次に、図5(c)に示すように、研磨された第1の樹脂層61の上面に再配線層4(第2の構造物)を形成する(第2の構造物形成工程)。再配線層4の下面(第2の面41)は研磨された第1の樹脂層61の上面に接している。再配線層4は引出電極3に接続される。再配線層4は例えばめっき、スパッタリング、印刷、塗布によって形成される。続いて、再配線層4の上に外部接続端子5を形成する。外部接続端子5は例えばめっき、スパッタリング、印刷、塗布によって形成される。次に、図5(d)に示すように、再配線層4と外部接続端子5を第2の樹脂層62で封止する。第2の樹脂層62には第1の樹脂層61と同じフィラー入り樹脂を用いることができる。次に、図5(e)に示すように、第2の樹脂層62を研磨し、外部接続端子5を露出させる。その後、各センサパッケージ1を個片化する。支持体7は除去する。本実施形態では、支持体7を除去するが、そのまま製品に残してもいい。
図7は従来のセンサパッケージの、図3と同様の部位を示す断面図である。第1の樹脂層61の最大フィラー径は本実施形態における第1の樹脂層61の最大フィラー径より小さい。センサユニット2と再配線層4との間のギャップ9に存在するフィラーFのフィラー径はギャップ9の寸法Hより小さく、且つフィラーFは概ね球形である。しかし、最大フィラー径の小さいフィラーは最大フィラー径の大きいフィラーより高価である。本実施形態では最大フィラー径の大きいフィラーを用いることができるため、封止用樹脂のコスト低減が可能である。
また、本実施形態は第1の樹脂層61の放熱性が高いという特徴がある。センサユニット2で発生した熱を放熱するため、第1の樹脂層61には高い熱伝導率が求められる。一般に樹脂の熱伝導率は低く、フィラーの熱伝導率は高いため、第1の樹脂層61の熱伝導率はフィラーの熱伝導率に大きく依存する。例えば、フィラーの材料の一例であるSiO2の熱伝導率は約8Wm-1-1であるのに対し、エポキシ樹脂の熱伝導率は約0.21Wm-1-1にすぎない。本実施形態では最大フィラー径の大きいフィラーFを用いているため、フィラーFと再配線層4との大きい接触面積(より正確には、再配線層4の単位面積当たりのフィラーFとの接触面積)を確保することが容易である。これによって、再配線層4からフィラーFへの伝熱性が向上する。さらに、第1の樹脂層61内部でのフィラーFと樹脂の境界面の数が低減する。これによって、センサユニット2で発生した熱が少ない数のフィラーFを伝わって再配線層4に到達しやすくなるため、第1の樹脂層61の内部での伝熱経路の確保が容易となる。換言すれば、伝熱経路が樹脂で分断されにくくなるため、センサユニット2で発生した熱をより効率よく再配線層4まで伝えることができる。なお、本実施形態ではギャップ9以外の部位でも最大フィラー径の大きなフィラーFを用いているため、樹脂層6の熱伝導率が全体的に改善される。
さらに、フィラー径の小さなフィラーは研磨の際に動きやすいため、研磨面に細かい凹凸が生じやすく、第1の樹脂層61と再配線層4との間に空隙が発生しやすい。本実施形態では最大フィラー径の大きなフィラーを使用しているため、相対的にフィラー径の小さなフィラーが減少する。このため、第1の樹脂層61の研磨面が平坦になりやすい。
図8は本実施形態に従って作成したセンサパッケージ1の、図3と同様の部位を示す写真である(なお、分かりやすくするため、樹脂層以外の構造物は模式図で示している)。図中、黒い部分がエポキシ樹脂を、白い部分がフィラーFを示している。ギャップの寸法Hは18μmであり、最大フィラー径は25μmである。前述のように、第1の樹脂層61には形状や寸法が異なる様々なフィラーFが含まれている。図8より、センサユニット2と再配線層4との間のギャップ9において、再配線層4と面するフィラーFが機械研磨によって平坦に研磨されていることが確認された。
1 センサパッケージ
2 第1の構造物(センサユニット)
21 第1の面
3 引出電極
4 第2の構造物(再配線層)
41 第2の面
5 外部接続端子
6 樹脂層
61 第1の樹脂層
10 積層体
F フィラー
F1 第1のフィラー
F2 第2のフィラー
F3 第3のフィラー

Claims (16)

  1. 第1の面を有する第1の構造物と、前記第1の面に積層され、複数のフィラーを含有する樹脂層と、前記樹脂層に積層され、前記樹脂層に接する第2の面を有する第2の構造物と、を有し、前記第2の面と直交する断面において、前記第2の面に接する複数のフィラーの、前記第2の面と直交する方向における最大厚さに対する前記第2の面と平行な方向における最大長さの比である偏平率の平均値が、前記第2の面に接しない複数のフィラーの前記偏平率の平均値より大きい、積層体。
  2. 前記第2の面に接する複数のフィラーの少なくとも一部は、前記第2の面と面接触している、請求項1に記載の積層体。
  3. 前記第2の面に接する少なくとも一つの前記フィラーは、前記第2の面で前記最大長さを有している、請求項1または2に記載の積層体。
  4. 前記第2の面に接する少なくとも一つの前記フィラーは、前記第2の面で直線状になっている、請求項1から3のいずれか1項に記載の積層体。
  5. 前記第2の面に接する少なくとも一つの前記フィラーは、端部に前記第2の面に沿って延びる線状部を有している、請求項1から4のいずれか1項に記載の積層体。
  6. 前記第2の面に接する少なくとも一つの前記フィラーは、端部に切り欠きを有している、請求項1から5のいずれか1項に記載の積層体。
  7. 前記第2の面に接する少なくとも一つの前記フィラーは、前記第2の面との間に空洞を有している、請求項1から6のいずれか1項に記載の積層体。
  8. 前記樹脂層の前記第2の面に接する面は研磨されている、請求項1から7のいずれか1項に記載の積層体。
  9. 請求項1から8のいずれか1項に記載の積層体を含むセンサパッケージであって、前記第1の構造物はセンサユニットであり、前記第2の構造物は配線層であり、前記センサユニットと前記配線層との間に、前記センサユニットを前記配線層に接続する引出電極と前記樹脂層とが設けられている、センサパッケージ。
  10. 複数の前記引出電極が前記センサユニットに接続され、複数の前記引出電極に複数の前記配線層がそれぞれ接続されており、複数の前記配線層にそれぞれ接続された複数の外部接続端子を有し、前記第2の面と直交する方向からみて前記複数の外部接続端子を内包する最少の矩形が前記センサユニットを内包している、請求項9に記載のセンサパッケージ。
  11. 第1の面を有する第1の構造物を形成する第1の構造物形成工程と、
    前記第1の面の上に複数のフィラーを含有する樹脂層を形成する樹脂層形成工程と、
    前記樹脂層の上面を研磨する研磨工程と、
    研磨された前記樹脂層の上面に、前記上面と接する第2の面を有する第2の構造物を形成する第2の構造物形成工程と、を有し、
    前記樹脂層形成工程の後且つ前記研磨工程の前において、前記樹脂層に含まれる少なくとも一つのフィラーのフィラー径は、前記第1の面と前記第2の面との間隔より大きい、積層体の製造方法。
  12. 前記研磨工程前の前記樹脂層の上面と前記研磨工程後の前記樹脂層の上面との間に含まれる複数のフィラーが、前記研磨工程において全体的にまたは部分的に除去される、請求項11に記載の製造方法。
  13. 前記研磨工程後に前記樹脂層の上面に露出する前記フィラーは、前記上面に沿って平坦化されている、請求項11または12に記載の製造方法。
  14. 前記研磨工程は機械研磨によって行われる、請求項11から13のいずれか1項に記載の製造方法。
  15. 前記複数のフィラーの最大フィラー径は50μm以上である、請求項11から14のいずれか1項に記載の製造方法。
  16. 請求項11から15のいずれか1項に記載の製造方法を含むセンサパッケージの製造方法であって、
    前記第1の構造物形成工程において、前記第1の構造物として上面に引出電極が形成されたセンサユニットが形成され、
    前記樹脂層形成工程において、前記センサユニットと前記引出電極が前記樹脂層で封止され、
    前記研磨工程において、前記樹脂層と前記引出電極が、前記引出電極の残存厚さが前記複数のフィラーの前記最大厚さを下回るまで研磨され、
    前記第2の構造物形成工程において、前記第2の構造物として前記引出電極に接続された配線層が形成され、
    前記第2の構造物形成工程の後に、前記配線層の上に外部接続端子が形成される、センサパッケージの製造方法。
JP2019042832A 2019-03-08 2019-03-08 積層体とセンサパッケージ及びそれらの製造方法 Pending JP2020142480A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019042832A JP2020142480A (ja) 2019-03-08 2019-03-08 積層体とセンサパッケージ及びそれらの製造方法
US16/685,141 US11322418B2 (en) 2019-03-08 2019-11-15 Assembly of stacked elements and method of producing the same
CN202010157229.1A CN111668166B (zh) 2019-03-08 2020-03-09 层叠元件的组件及制造其的方法
US17/696,253 US20220208627A1 (en) 2019-03-08 2022-03-16 Assembly of stacked elements and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019042832A JP2020142480A (ja) 2019-03-08 2019-03-08 積層体とセンサパッケージ及びそれらの製造方法

Publications (1)

Publication Number Publication Date
JP2020142480A true JP2020142480A (ja) 2020-09-10

Family

ID=72334691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019042832A Pending JP2020142480A (ja) 2019-03-08 2019-03-08 積層体とセンサパッケージ及びそれらの製造方法

Country Status (3)

Country Link
US (2) US11322418B2 (ja)
JP (1) JP2020142480A (ja)
CN (1) CN111668166B (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149905A (ja) * 2005-11-28 2007-06-14 Sony Corp 光電変換素子パッケージ及び光電変換素子パッケージの製造方法
JP2013187231A (ja) * 2012-03-06 2013-09-19 Asahi Kasei Electronics Co Ltd 半導体センサ、および、その製造方法
US20180061767A1 (en) * 2016-08-31 2018-03-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
KR20100015680A (ko) * 2007-04-20 2010-02-12 이데미쓰 고산 가부시키가이샤 전자태그 밀봉용 수지 조성물, 수지 밀봉 전자태그 및 그의 제조방법
JP2011097122A (ja) * 2011-02-18 2011-05-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
KR20130035620A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 Emi 쉴드된 반도체 패키지 및 emi 쉴드된 기판 모듈
US9219030B2 (en) * 2012-04-16 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package on package structures and methods for forming the same
JP2014056924A (ja) 2012-09-12 2014-03-27 Hitachi Chemical Co Ltd 半導体装置の製造方法及びそれに用いる熱硬化性樹脂組成物並びにそれらにより得られる半導体装置
US8890284B2 (en) * 2013-02-22 2014-11-18 Infineon Technologies Ag Semiconductor device
US9824989B2 (en) * 2014-01-17 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package and methods of forming thereof
CN105575935A (zh) * 2016-02-25 2016-05-11 中国电子科技集团公司第十三研究所 Cmos驱动器晶圆级封装及其制作方法
EP3429321A4 (en) * 2016-03-11 2019-09-18 Fujikura Ltd. WIRING BODY ASSEMBLY, WIRING STRUCTURE AND TOUCH SENSOR
JP6536539B2 (ja) * 2016-03-31 2019-07-03 Tdk株式会社 複合磁性封止材料を用いた電子回路パッケージ
CN109843992B (zh) * 2016-10-31 2022-04-26 迪睿合株式会社 含填料膜
US10566369B2 (en) * 2016-12-22 2020-02-18 UTAC Headquarters Pte. Ltd. Image sensor with processor package
CN108538733B (zh) * 2017-03-02 2021-06-11 韩国科泰高科株式会社 传感器封装件用涂覆装置及利用其制造的传感器封装件
US10522436B2 (en) * 2017-11-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of semiconductor packages and structures resulting therefrom
KR101933423B1 (ko) * 2017-11-28 2018-12-28 삼성전기 주식회사 팬-아웃 센서 패키지
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
JP7211757B2 (ja) * 2018-10-22 2023-01-24 新光電気工業株式会社 配線基板
US10950519B2 (en) * 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11075131B2 (en) * 2019-08-22 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149905A (ja) * 2005-11-28 2007-06-14 Sony Corp 光電変換素子パッケージ及び光電変換素子パッケージの製造方法
JP2013187231A (ja) * 2012-03-06 2013-09-19 Asahi Kasei Electronics Co Ltd 半導体センサ、および、その製造方法
US20180061767A1 (en) * 2016-08-31 2018-03-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Also Published As

Publication number Publication date
CN111668166B (zh) 2023-08-08
US20200286802A1 (en) 2020-09-10
US20220208627A1 (en) 2022-06-30
US11322418B2 (en) 2022-05-03
CN111668166A (zh) 2020-09-15

Similar Documents

Publication Publication Date Title
CN103219309B (zh) 多芯片扇出型封装及其形成方法
CN107689359A (zh) 包括具有嵌入芯片的再布线层的半导体封装件
JP5042623B2 (ja) 半導体デバイス
JP6447369B2 (ja) コイル部品
CN103515326B (zh) 具有用于翘曲控制的基于聚合物的材料的堆叠式封装结构
TW200908270A (en) Magnetic shielding package structure of a magnetic memory device
US10910299B2 (en) Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the method, and method of manufacturing semiconductor package and semiconductor package manufactured using the method
CN109087908A (zh) 封装结构、电子设备及封装方法
JP6429609B2 (ja) コイル部品およびその製造方法
JP2010050259A (ja) 3次元積層半導体装置
KR102404316B1 (ko) 전자 부품 및 시스템 인 패키지
JP6716867B2 (ja) コイル部品およびその製造方法
JPWO2016208305A1 (ja) コイル部品の製造方法
TWI651741B (zh) 附電容器之半導體裝置
US10109596B2 (en) Semiconductor device and method of manufacturing the same
US20160005681A1 (en) Semiconductor package and method of manufacturing the same
JP2017034187A (ja) 半導体装置
JP2020142480A (ja) 積層体とセンサパッケージ及びそれらの製造方法
JP6744152B2 (ja) コイル部品
JP6447368B2 (ja) コイル部品
JP2008258445A (ja) 半導体装置
JP5971860B2 (ja) 樹脂封止モジュールの製造方法、樹脂封止モジュール
JP2007116030A (ja) 半導体装置とそれを用いた半導体パッケージ
KR101548801B1 (ko) 전자 소자 모듈 및 그 제조 방법
CN111370397A (zh) 半导体封装装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201222

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210803