KR20130035620A - Ｅｍｉ 쉴드된 반도체 패키지 및 ｅｍｉ 쉴드된 기판 모듈 - Google Patents

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KR20130035620A
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Abstract

본 발명은 EMI 쉴드된 반도체 패키지 및 기판 모듈에 관한 것으로서, 반도체 패키지와 그의 표면의 적어도 일부에 형성된 EMI 쉴드층을 포함한다. 상기 EMI 쉴드층은 매트릭스층; 상기 매트릭스의 상부에 위치한 금속층; 및 상기 매트릭스와 상기 금속층 사이의 계면에 위치한 제 1 씨드 입자를 포함한다. 본 발명 개념에 따른 반도체 패키지 및 기판 모듈은 기존에 디바이스 수준에서 진행되던 쉴딩 공정을 실장 기판의 수준에서 진행되도록 확장하는 것을 가능하게 하기 때문에 단시간 내에 높은 생산성으로 저렴하게 제조할 수 있다.

Description

ＥＭＩ 쉴드된 반도체 패키지 및 ＥＭＩ 쉴드된 기판 모듈{EMI shielded semiconductor package and EMI shielded substrate module}
본 발명은 EMI 쉴드된 반도체 패키지 및 EMI 쉴드된 기판 모듈에 관한 것으로서, 더욱 구체적으로는 단시간 내에 높은 생산성으로 저렴하게 제조할 수 있는 반도체 패키지 및 기판 모듈에 관한 것이다.
전자 제품의 사용자를 사용 중에 발생하는 전자파로부터 보호하기 위하여 각 나라별로 반도체 전자 장치의 EMI (electromagnetic interference) 쉴딩을 권장 또는 의무화하고 있다. 종래의 EMI 쉴딩은 공정상의 제약이 심하게 따를 뿐만 아니라 제품의 내구성도 취약하게 되는 측면이 있었다. 나아가, 공정 비용도 높았고 생산성도 매우 낮았으며 EMI 차폐 효과도 미흡한 단점이 있었다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 단시간 내에 높은 생산성으로 저렴하게 제조할 수 있도록 EMI 쉴드된 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 단시간 내에 높은 생산성으로 저렴하게 제조할 수 있도록 EMI 쉴드된 기판 모듈을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 패키지; 및 상기 반도체 패키지의 표면의 적어도 일부분에 형성된 EMI (electromagnetic interference) 쉴드층을 포함하는 EMI 쉴드된 (EMI shielded) 반도체 패키지를 제공한다. 이 때, 상기 EMI 쉴드층은 매트릭스층; 상기 매트릭스층의 상부에 위치한 금속층; 및 상기 매트릭스층과 상기 금속층 사이의 계면에 위치한 제 1 씨드 입자를 포함할 수 있다.
상기 제 1 씨드 입자는 코어 입자 및 상기 코어 입자의 표면의 적어도 일부분을 코팅하고 있는 표면 개질층을 포함할 수 있다. 또한, 상기 표면 개질층은 상기 코어 입자와 상기 매트릭스층 사이에 위치할 수 있다. 또, 상기 제 1 씨드 입자의 직경은 약 2 ㎛ 내지 약 80 ㎛일 수 있다.
상기 표면 개질층은 티올(thiol, -SH)기를 포함하는 폴리머, 탄소수 1 내지 10의 알콕시기를 포함하는 실란계 화합물, 아세틸아세톤 또는 이들의 혼합물의 층일 수 있다. 또한, 상기 코어 입자는 금속 또는 금속 산화물일 수 있다.
상기 EMI 쉴드된 반도체 패키지는 상기 매트릭스 층 내에 포함된 제 2 씨드 입자를 더 포함할 수 있다. 이 때, 상기 제 2 씨드 입자는 코어 입자 및 표면 개질층을 포함할 수 있고, 상기 제 2 씨드 입자의 상기 표면 개질층은 상기 제 2 씨드 입자의 상기 코어 입자의 실질적으로 전체 표면을 코팅하고 있을 수 있다.
상기 EMI 쉴드층이 형성되는 상기 반도체 패키지는 상부 표면과 측면을 가질 수 있고, 상기 EMI 쉴드층은 상기 상부 표면의 적어도 일부 및 상기 측면의 적어도 일부 상에 형성될 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기판; 상기 기판에 실장된 반도체 패키지; 및 상기 기판 및 상기 반도체 패키지의 표면의 적어도 일부분에 형성된 EMI (electromagnetic interference) 쉴드층을 포함하는 기판 모듈을 제공한다. 상기 EMI 쉴드층은 매트릭스층; 상기 매트릭스층의 상부에 위치한 금속층; 및 상기 매트릭스층과 상기 금속층 사이의 계면에 위치한 제 1 씨드 입자를 포함할 수 있다. 상기 기판 상에는 상기 반도체 패키지가 1개 또는 복수개가 실장될 수 있다.
상기 기판 모듈은 상기 기판이 접지 전극을 포함하고, 상기 금속층은 상기 접지 전극과 전기적으로 연결되도록 구성될 수 있다. 또한, 상기 매트릭스층이 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부를 노출하도록 구성될 수 있다. 또, 상기 금속층은 상기 노출된 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부와 접촉할 수 있다.
또, 상기 매트릭스층은 상기 매트릭스층을 관통하는 홀(hole)을 포함할 수 있고, 상기 매트릭스층은 상기 홀을 통하여 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부를 노출시킬 수 있다.
선택적으로, 상기 금속층은 상기 매트릭스층의 외측벽으로 연장되어 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴과 전기적으로 연결될 수 있다.
본 발명 개념에 따른 반도체 패키지 및 기판 모듈은 기존에 디바이스 수준에서 진행되던 쉴딩 공정을 실장 기판의 수준에서 진행되도록 확장하는 것을 가능하게 하기 때문에 단시간 내에 높은 생산성으로 저렴하게 제조할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 2는 코어 (core) 입자와 금속층 사이의 관계를 설명하기 위한 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 기판 모듈을 나타낸 측단면도이다.
도 4는 본 발명의 다른 실시예에 따른 기판 모듈을 나타낸 측단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 기판 모듈의 제조 방법을 단계별로 나타낸 측단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 나타낸다. 도 1을 참조하면, 상기 반도체 패키지(110)의 표면의 적어도 일부 위에 EMI 쉴드층(120)이 형성되어 있을 수 있다. 상기 EMI 쉴드층(120)은 상기 반도체 패키지(110)의 상부 표면의 적어도 일부 위에 형성되어 있을 수 있다. 또한, 상기 EMI 쉴드층(120)은 상기 반도체 패키지(110)의 측면의 적어도 일부 위에 형성되어 있을 수 있다.
상기 반도체 패키지(110)는 칩스케일 패키지(chip scale package, CSP), 웨이퍼 레벨 패키지(wafer level package, WLP), 볼그리드 어레이(ball grid array, BGA) 패키지, 핀그리드 어레이(pin grid array, PGA) 패키지, 플립칩 패키지(flip chip package), 쓰루홀 패키지(through hole package), 직접 칩 부착(direct chip attach, DCA) 패키지, 쿼드 플랫 패키지 (quad flat package, QFP), 쿼드 플랫 노리드(quad flat no-lead, QFN) 패키지, 듀얼 인라인 패키지(dual in-line package, DIP), 싱글 인라인 패키지(single in-line package, SIP), 지그재그 인라인 패키지(zigzag in-line package, ZfIP), 테이프 캐리어 패키지(tape carrier package, TCP), 멀티칩 패키지(multi-chip package, MCP), 스몰 아웃라인 패키지(small outline package, SOP), 쓰루 실리콘 비아(through silicon via, TSV) 패키지 등일 수 있으며, 특별히 한정되지 않는다.
상기 EMI 쉴드층(120)은 매트릭스층(121), 상기 매트릭스층(121)의 상부에 위치한 금속층(129), 및 상기 매트릭스층(121)과 상기 금속층(129) 사이의 계면에 위치하는 제 1 씨드 입자(123)를 포함할 수 있다.
상기 금속층(129)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 코발트(Co), 티타늄(Ti), 크롬(Cr), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 하프늄(Hf), 텅스텐(W), 레늄(Re) 등일 수 있으며 특별히 한정되지 않는다. 상기 금속층(129)의 두께는 약 0.1 ㎛ 내지 약 1000 ㎛일 수 있으며 특별히 한정되지 않는다.
상기 금속층(129)과 상기 반도체 패키지(110)의 사이에 매트릭스층(121)이 형성되어 있을 수 있다. 상기 매트릭스층(121)은 임의의 폴리머일 수 있으며, 특별히 한정되지 않는다. 상기 매트릭스층(121)은, 예를 들면, 에폭시 수지, 우레탄 수지, 폴리이미드 수지, 아크릴 수지, 폴리올레핀 수지 등으로 될 수 있다. 특히, 상기 매트릭스층(121)은 에폭시 수지일 수 있다.
상기 매트릭스층(121)으로서 사용될 수 있는 폴리머는, 예를 들면, 약 5,000 내지 약 500,000 사이의 중량평균분자량(weight average molecular weight, MW)을 가질 수 있다. 상기 중량평균분자량은 겔침투 크로마토그래피(gel permeation chromatography, GPC)로 측정하여 값일 수 있다. 상기 겔침투 크로마토그래피는, 예를 들면, 용매로서 테트라하이드로퓨란(tetrahydrofuran, THF)을 약 1 ml/분의 유량으로 이용하고, 칼럼으로서 Shodex KF-800 시리즈를 이용하여 얻은 값일 수 있다.
상기 제 1 씨드 입자(123)는 코어 (core) 입자(123a)와 표면 개질층(123b)을 포함할 수 있다. 상기 표면 개질층(123b)은 상기 코어 입자(123a)의 표면의 적어도 일부분을 코팅하고 있을 수 있다. 도 1에서 보는 바와 같이 상기 매트릭스층(121)과 상기 금속층(129) 사이의 계면에 위치하는 제 1 씨드 입자(123)는 상기 매트릭스층(121)과 접하는 부분에서 주로 표면 개질층(123b)을 갖는다. 도 1에서는 상기 표면 개질층(123b)이 매트릭스층(121)의 영역을 벗어나지 않는 것으로 도시되었지만, 도 1과는 달리 상기 표면 개질층(123b)이 상기 코어 입자(123a)의 표면을 따라 상기 금속층(129) 내부로 일부 연장될 수 있다.
또한, 도 1에서는 상기 코어 입자(123a)와 상기 매트릭스층(121)의 사이에 상기 표면 개질층(123b)이 개재되어 있어서, 상기 코어 입자(123a)가 상기 매트릭스층(121)과 직접 접촉하지 않는 것으로 도시되었지만, 상기 코어 입자(123a)의 표면 중 일부분에 대하여 표면 개질층(123b)이 형성되어 있지 않고 상기 매트릭스층(121)과 직접 접촉할 수도 있다.
상기 코어 입자(123a)는 금속 입자 또는 금속 산화물의 입자일 수 있다. 상기 입자의 크기는 약 0.1 ㎛ 내지 약 70 ㎛일 수 있다. 상기 코어 입자(123a)를 이루는 금속은, 예를 들면, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 코발트(Co), 티타늄(Ti), 크롬(Cr), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 하프늄(Hf), 텅스텐(W), 레늄(Re) 등일 수 있으나 여기에 한정되는 것은 아니다. 상기 코어 입자(123a)를 이루는 금속산화물은, 예를 들면, 실리콘 산화물, 티타늄 산화물, 세륨 산화물, 텅스텐 산화물, 니켈 산화물, 지르코늄 산화물, 바나듐 산화물, 하프늄 산화물, 몰리브덴 산화물 등일 수 있으나 여기에 한정되는 것은 아니다.
상기 표면 개질층(123b)은 상기 코어 입자(123a)와 이온성 결합 또는 배위 결합을 형성할 수 있는 임의의 물질일 수 있다. 예를 들면, 상기 표면 개질층(123b)을 이루는 물질은 실란기, 실란올기, 티올기, 카르복실기, 아미노기, 암모늄기, 니트로기, 히드록시기, 카르보닐기, 술폰산기, 술포늄기, 옥사졸린기, 피롤리돈기, 니트릴기, 알콕시기 등을 포함할 수 있다. 특히, 상기 표면 개질층(123b)을 이루는 물질은 이들 작용기들을 통하여 상기 코어 입자(123a)와 결합될 수 있다.
상기 표면 개질층(123b)은 상기 작용기들을 포함하는 유기 화합물로서 특별히 제한되지 않는다. 예를 들면, 상기 표면 개질층(123b)을 구성하는 물질은 (불)포화 탄화수소, 방향족 탄화수소, (불)포화 티올, 방향족 티올, (불)포화 지방산, 방향족 카르복실산, (불)포화 케톤, 방향족 케톤, (불)포화 알콜, 방향족 알콜, (불)포화 아민, 방향족 아민, 실란계 또는 실록산계 화합물, 이들의 유도체, 이들의 축합되어 생성된 생성물, 또는 이들로부터 유도된 중합체일 수 있다. 여기서 "(불)포화"는 "포화 또는 불포화"를 의미한다.
상기 축합 생성물 또는 중합체로서는, 예를 들면, 폴리에틸렌, 폴리프로필렌, 폴리부타디엔과 같은 폴리올레핀류; 폴리에틸렌글리콜, 폴리프로필렌글리콜과 같은 폴리에테르류; 폴리스티렌, 폴리(메트)아크릴레이트, 폴리(메트)아크릴산에스테르, 폴리비닐알콜, 폴리비닐에스테르, 페놀 수지, 멜라민 수지, 에폭시 수지, 실리콘(silicone) 수지, 폴리이미드 수지, 폴리우레탄 수지, 테플론 수지, 아크릴로니트릴-스티렌 수지, 스티렌-부타디엔 수지, 폴리아미드 수지, 폴리카보네이트 수지, 폴리아세탈 수지, 폴리에테르 술폰, 폴리페닐렌 옥사이드 등일 수 있다.
선택적으로, 상기 표면 개질층(123b)은 탄소수 1 내지 10의 알콕시기를 포함하는 실란계 화합물, 아세틸아세톤(acetylacetone) 등일 수 있다. 또는 이상에서 설명한 물질들의 혼합물일 수 있다.
계속 도 1을 참조하면, 상기 반도체 패키지(100)는 상기 매트릭스층(121) 내에 제 2 씨드 입자(125)를 더 포함할 수 있다. 상기 제 2 씨드 입자(125)는 코어 입자(125a) 및 상기 코어 입자(125a)의 표면의 적어도 일부분을 코팅하는 표면 개질층(125b)을 포함할 수 있다. 상기 코어 입자(125a)는 앞서 설명한 코어 입자(123a)와 실질적으로 동일하기 때문에 상세한 설명은 생략한다. 또한, 상기 표면 개질층(125b)도 앞서 설명한 표면 개질층(123b)과 실질적으로 동일하기 때문에 상세한 설명을 생략한다.
도 1에서는 상기 표면 개질층(125b)이 상기 코어 입자(125a)의 실질적인 전체 표면을 코팅하고 있는 것으로 도시되었지만, 반드시 그러할 필요는 없고 상기 코어 입자(125a)의 표면의 적어도 일부분을 코팅하고 있어도 된다.
상기 제 1 씨드 입자(123) 및/또는 상기 제 2 씨드 입자(125)의 직경은 약 2 ㎛ 내지 약 80 ㎛일 수 있다. 상기 제 1 씨드 입자(123) 및 상기 제 2 씨드 입자(125) 모두 완전한 구형이 아닐 수 있다. 이러한 경우 상기 제 1 씨드 입자(123) 또는 상기 제 2 씨드 입자(125) 내의 두 점 사이의 거리 중 가장 긴 거리가 약 2 ㎛ 내지 약 80 ㎛의 범위에 있을 수 있다.
도 1의 반도체 패키지(100)는 상기 반도체 패키지(100)가 기판 상에 실장되었을 때 상기 EMI 쉴드층(120)의 금속층(129)이 상기 기판 상의 접지 단자(미도시)와 접촉되도록 구성될 수 있다. 선택적으로, 상기 반도체 패키지(110)가 별도의 접지 단자(미도시)를 구비하고, 상기 EMI 쉴드층(120)의 금속층(129)이 상기 접지 단자와 접촉되도록 구성될 수도 있다.
도 2는 코어 입자(123a)와 금속층(129) 사이의 관계를 설명하기 위한 부분 단면도이다. 도 2를 참조하면, 제 1 씨드 입자(123)의 코어 입자(123a)가 금속인 경우 상기 금속층(129)와 이종의 금속일 수도 있지만 동종의 금속일 수도 있다. 상기 코어 입자(123a)가 상기 금속층(129)과 이종의 금속인 경우 이들 사이의 계면이 선명하게 관찰될 수 있다. 한편, 상기 코어 입자(123a)가 상기 금속층(129)과 동종의 금속인 경우 이들 사이의 계면이 선명하게 관찰되지 않을 수 있다.
도 3은 본 발명의 실시예에 따른 EMI 쉴드된 기판 모듈(200)을 나타낸 측단면도이다. 도 3을 참조하면, 반도체 패키지(210)가 기판(205) 위에 실장되고, 상기 반도체 패키지(210)와 상기 기판(205)의 일부 위에 EMI 쉴드층(220)이 형성될 수 있다.
상기 EMI 쉴드층(220)은 매트릭스층(221), 금속층(229) 및 상기 매트릭스층(221)과 금속층(229) 사이의 계면에 위치하는 제 1 씨드 입자(223)를 포함할 수 있다. 또한, 상기 제 1 씨드 입자(223)는 코어 입자(223a) 및 표면 개질층(223b)을 포함할 수 있다. 또한, 상기 매트릭스층(221) 내에는 제 2 씨드 입자(225)가 존재할 수 있으며, 상기 제 2 씨드 입자(225)는 코어 입자(225a) 및 표면 개질층(225b)을 포함할 수 있다. 상기 EMI 쉴드층(220)의 주요한 부분은 도 1의 주요 부분과 공통되므로 여기서는 더 이상의 상세한 설명은 생략한다.
상기 기판(205)은 접지 전극(260)을 포함하는 인쇄회로기판(printed circuit board, PCB)일 수도 있고, 웨이퍼, 유리기판 등의 다른 기판일 수도 있다. 상기 기판(205) 위에 복수개의 반도체 패키지(210)들이 실장될 수도 있다. 또한, 상기 기판(205)의 상부 표면 또는 내부에는 전기적인 연결을 위한 배선들이 구비되어 있을 수 있다.
특히, 상기 기판(205)은 접지 전극(260)을 구비할 수 있다. 상기 매트릭스층(221)은 상기 접지 전극(260) 또는 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부를 노출하도록 구성될 수 있다.
예를 들면, 상기 매트릭스층(221)은 상기 매트릭스층(221)을 관통하는 홀(230)을 포함할 수 있고, 상기 금속층(229)은 상기 홀(230) 내부로 연장되어 상기 접지 전극(260)과 전기적으로 연결될 수 있다. 도 3에서는 접지 전극(260)이 홀(230)에 의하여 노출되는 것으로 도시되었지만, 홀에 의하여 접지 전극이 노출되는 것이 아니라 접지 전극과 전기적으로 연결된 배선 패턴이 노출될 수도 있다. 또한 상기 금속층(229)은 상기 홀(230) 내부로 연장되어 상기 접지 전극과 전기적으로 연결된 배선 패턴과 전기적으로 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 EMI 쉴드된 기판 모듈(200)을 나타낸 측단면도이다. 도 4를 참조하면, 금속층(229)이 매트릭스층(221)의 외측벽으로 연장되어 접지 전극(260)과 전기적으로 연결되도록 구성될 수 있다. 도 4에서는 상기 금속층(229)이 접지 전극(260)과 전기적으로 연결되는 구성을 예시하였지만, 접지 전극 대신 접지 전극과 전기적으로 연결된 배선 패턴과 전기적으로 연결되도록 구성될 수도 있다.
이와 같이 구성하는 경우 도 3에서와 같이 상기 매트릭스층(221)의 내부에 접지 전극(260) 등을 노출하도록 하는 홀(230)을 마련할 필요가 없기 때문에 전체 제조 공정이 간단해질 수 있다.
도 5a 내지 도 5c는 이와 같은 EMI 쉴드된 기판 모듈(200)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 5a를 참조하면, 기판(205) 위에 하나 또는 복수의 반도체 패키지(210)(들)을 실장한 후, 각 반도체 패키지(210)를 덮도록 매트릭스 물질층(220a)을 형성한다. 상기 매트릭스 물질층(220a)은 우선 매트릭스 조성물을 형성한 후 이를 각 반도체 패키지(210)의 주위에 배치하고 이를 경화시킴으로써 형성할 수 있다. 상기 매트릭스 조성물을 각 반도체 패키지(210)의 주위에 배치하기 위하여 몰드(mold)를 이용할 수 있다.
상기 매트릭스 조성물은 제 1 씨드 입자(225)를 더 포함할 수 있다. 특히 상기 제 1 씨드 입자(225)는 적절한 농도로 상기 매트릭스 조성물 내에 균일하게 분포할 수 있다. 상기 제 1 씨드 입자(225)의 농도는 전체 매트릭스 조성물의 중량 대비 약 1 wt% 내지 약 15 wt%일 수 있다. 만일 상기 제 1 씨드 입자(225)의 농도가 너무 낮으면 추후에 금속층이 원활하게 형성되지 않을 수 있다. 반면, 만일 상기 제 1 씨드 입자(225)의 농도가 너무 높으면 조성물의 가공성이 저하될 우려가 있다.
상기 제 1 씨드 입자(225)를 얻는 방법은 특별히 한정되지 않고 당 기술분야에서 알려진 입자 표면 개질 방법에 의할 수 있다. 다시 말해, 작용기를 통해 금속 입자 또는 금속 산화물 입자의 표면에 유기 화합물을 결합시키는 임의의 방법을 이용할 수 있다. 예를 들면, 상기 금속 입자 또는 금속 산화물 입자의 표면에 유기 화합물을 그래프트시키는 방법, 특정 금속 성분에 대하여 결합성을 갖는 작용기를 포함하는 유기 화합물을 결합시키는 방법, 유기 화합물 전구체로 금속 표면을 피복한 후 상기 유기 화합물을 가교 및/또는 중합시키는 방법 등을 이용할 수 있다.
상기 매트릭스 조성물의 경화는 열경화, UV 경화 등 당 기술 분야에서 알려진 기술을 이용하여 수행될 수 있다.
도 5b를 참조하면, 상기 매트릭스 물질층(220b)을 디스미어링(de-smearing)하여 상기 제 1 씨드 입자(223) 내의 코어 입자(223a)가 노출되도록 한다. 상기 디스미어링은 플라즈마에 의한 소프트 에칭이나 과망간산칼륨, 과망간산나트륨 등의 디스미어액에 의한 습식 디스미어링에 의할 수 있다. 상기 디스미어링을 습식으로 행하는 경우 상승된 온도에서 소정 시간 동안 상기 매트릭스 물질층(220b)이 디스미어링액에 침지되도록 할 수 있다. 예를 들면, 디스미어링 온도는 약 60 ℃ 내지 약 90 ℃일 수 있다. 디스미어링 시간은 약 1 분 내지 약 10 분일 수 있다.
이와 같이 디스미어링을 수행함으로써 도 5b에 보는 바와 같이 코어 입자(223a)들이 노출될 수 있다.
그런 다음, 접속 단자(260)가 노출되도록 상기 매트릭스 물질층(220b)에 홀(230)을 형성할 수 있다. 상기 홀(230)은, 예를 들면, 레이저 가공을 통하여 형성될 수 있다. 또한, 여기서는 접속 단자(260)가 노출되도록 홀(230)을 형성하는 경우를 도시하였지만, 접속 단자와 전기적으로 연결된 도전 패턴이 노출되도록 홀을 형성하는 것도 가능하다.
나아가, 여기서는 디스미어링을 수행한 후 홀을 형성하는 것으로 설명하였지만, 홀을 먼저 형성한 후 디스미어링을 수행할 수도 있다.
도 5c를 참조하면, 상기 코어 입자(223a)을 씨드로 하여 상기 매트릭스층(221)의 전 표면에 대하여 무전해 도금을 수행함으로써 금속층(229)을 형성한다. 무전해 도금으로 형성될 수 있는 금속층(229)의 종류는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 코발트(Co), 티타늄(Ti), 크롬(Cr), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 하프늄(Hf), 텅스텐(W), 레늄(Re) 등일 수 있다. 선택적으로, 상기 무전해 도금은 전체 금속층(229)이 형성될 때까지 지속적으로 수행될 수도 있고, 얇은 두께로 씨드층이 형성될 때까지만 수행될 수도 있다. 후자의 경우 원하는 두께의 금속층(229)을 얻기 위하여 상기 무전해도금에 이어서 전해도금을 수행할 수 있다.
도 5c에서 B 부분은 홀 내에 형성된 금속층(229)의 모습을 확대하여 나타낸다. 도 5c의 B 부분을 참조하면, 디스미어링을 수행한 다음에 레이저를 이용하여 홀(230)을 형성하기 때문에 홀(230)에 접해 있는 코어 입자(223a)가 일부 소실 또는 손상된 것을 볼 수 있다.
반면, A 부분의 상기 매트릭스층(221)의 상부 표면은 레이저에 의한 가공이 가해지지 않고 디스미어링이 수행될 뿐이기 때문에 코어 입자(223a)가 손상됨이 없이 노출되는 것을 볼 수 있다.
한편, 앞서 설명한 바와 같이 홀을 형성한 후에 디스미어링을 수행하는 것도 가능한데, 이러한 경우에는 손상된 코어 입자들이 디스미어링 과정에서 제거될 수 있다. 따라서, 홀 내부도 매트릭스층(221)의 상부 표면과 같이 코어 입자(223a)가 손상됨이 없이 노출될 수 있다.
이상에서 설명한 바와 같이 하나의 기판에 복수개의 반도체 패키지를 실장한 후 일거에 EMI 쉴드층을 형성하기 때문에 각 반도체 패키지별로 EMI 쉴드층을 형성하는 것에 비하여 생산성이 크게 높아질 수 있다. 또한, 고가에 속하는 금속 물질을 효율적으로 사용할 수 있어서 공정 비용도 줄일 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 전자 산업에 유용하게 이용될 수 있다.
100, 200: 반도체 패키지 110, 210: 반도체 패키지
120, 220: EMI 쉴드층 121, 221: 매트릭스층
123, 223: 제 1 씨드 입자 123a, 223a, 125a, 225a: 코어 입자
123b, 223b, 125b, 225b: 표면 개질층 125, 225: 제 2 씨드 입자
129, 229: 금속층 205: 기판
230: 홀 260: 접속 단자

Claims (10)

  1. 반도체 패키지; 및
    상기 반도체 패키지의 표면의 적어도 일부분에 형성된 EMI (electromagnetic interference) 쉴드층;
    을 포함하고,
    상기 EMI 쉴드층은
    매트릭스층;
    상기 매트릭스층의 상부에 위치한 금속층; 및
    상기 매트릭스층과 상기 금속층 사이의 계면에 위치한 제 1 씨드 입자;
    를 포함하는 EMI 쉴드된 (EMI shielded) 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 씨드 입자는 코어 입자 및 상기 코어 입자의 표면의 적어도 일부분을 코팅하고 있는 표면 개질층을 포함하는 것을 특징으로 하는 EMI 쉴드된 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 표면 개질층은 상기 코어 입자와 상기 매트릭스층 사이에 위치하는 것을 특징으로 하는 EMI 쉴드된 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 표면 개질층은 티올(thiol, -SH)기를 포함하는 폴리머, 탄소수 1 내지 10의 알콕시기를 포함하는 실란계 화합물, 아세틸아세톤 또는 이들의 혼합물의 층인 것을 특징으로 하는 EMI 쉴드된 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 코어 입자가 금속 또는 금속 산화물인 것을 특징으로 하는 EMI 쉴드된 반도체 패키지.
  6. 기판;
    상기 기판에 실장된 반도체 패키지;
    상기 기판 및 상기 반도체 패키지의 표면의 적어도 일부분에 형성된 EMI (electromagnetic interference) 쉴드층;
    을 포함하고,
    상기 EMI 쉴드층은
    매트릭스층;
    상기 매트릭스층의 상부에 위치한 금속층; 및
    상기 매트릭스층과 상기 금속층 사이의 계면에 위치한 제 1 씨드 입자;
    를 포함하는 EMI 쉴드된 (EMI shielded) 기판 모듈.
  7. 제 6 항에 있어서,
    상기 기판은 접지 전극을 포함하고,
    상기 금속층이 상기 접지 전극과 전기적으로 연결되도록 구성된 것을 특징으로 하는 EMI 쉴드된 기판 모듈.
  8. 제 7 항에 있어서,
    상기 매트릭스층이 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부를 노출하도록 구성되고,
    상기 금속층이 상기 노출된 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부와 접촉하는 것을 특징으로 하는 EMI 쉴드된 기판 모듈.
  9. 제 8 항에 있어서,
    상기 매트릭스층이 상기 매트릭스층을 관통하는 홀(hole)을 포함하고, 상기 홀을 통하여 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴의 적어도 일부가 노출되는 것을 특징으로 하는 EMI 쉴드된 기판 모듈.
  10. 제 8 항에 있어서,
    상기 금속층은 상기 매트릭스층의 외측벽으로 연장되어 상기 접지 전극 또는 상기 접지 전극과 전기적으로 연결된 배선 패턴과 전기적으로 연결되는 것을 특징으로 하는 EMI 쉴드된 기판 모듈.


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