CN103065975A - 一种再布线qfn封装器件的制造方法 - Google Patents

一种再布线qfn封装器件的制造方法 Download PDF

Info

Publication number
CN103065975A
CN103065975A CN2012105495124A CN201210549512A CN103065975A CN 103065975 A CN103065975 A CN 103065975A CN 2012105495124 A CN2012105495124 A CN 2012105495124A CN 201210549512 A CN201210549512 A CN 201210549512A CN 103065975 A CN103065975 A CN 103065975A
Authority
CN
China
Prior art keywords
pin
chip carrier
material layer
chip
adopt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105495124A
Other languages
English (en)
Other versions
CN103065975B (zh
Inventor
秦飞
夏国峰
安彤
刘程艳
武伟
朱文辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing University of Technology
Original Assignee
Beijing University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing University of Technology filed Critical Beijing University of Technology
Priority to CN201210549512.4A priority Critical patent/CN103065975B/zh
Publication of CN103065975A publication Critical patent/CN103065975A/zh
Application granted granted Critical
Publication of CN103065975B publication Critical patent/CN103065975B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了一种再布线QFN封装器件的制造方法。制造形成的再布线QFN封装器件的芯片载荷和引脚在封装工艺过程中采用蚀刻方法形成，采用注塑或者丝网印刷方法在芯片载体与引脚之间、引脚与引脚之间的凹槽中配置绝缘填充材料，采用电镀和化学镀方法制作再布线层，采用塑封材料进行包封，塑封完成后，采用蚀刻或者机械磨削方法形成独立的芯片载体和引脚。制造形成的再布线QFN具有高的I/O密度、低的制造成本和良好的可靠性。

Description

一种再布线QFN封装器件的制造方法
技术领域
本发明涉及QFN元器件制造技术领域，尤其涉及到具有高I/O密度的四边扁平无引脚封装件及其制造方法。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众化所需要的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA等封装形式相比，近年来快速发展的新型封装技术，即四边扁平无引脚QFN（Quad Flat Non—lead Package）封装，由于具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多优点，引发了微电子封装技术领域的一场新的革命。
由于IC集成度的提高和功能的不断增强，IC的I/O数随之增加，相应的封装器件的I/O引脚数也相应增加，但是传统的QFN封装件器件的引脚围绕芯片载体周边呈单圈排列，限制了I/O数量的提高，满足不了高密度、具有更多I/O数的IC的需要，因此出现了呈多圈引脚排列的QFN封装器件，其中引脚围绕芯片载体呈多圈排列，显著提高了封装器件的I/O引脚数。
图1A和图1B分别为具有多圈引脚排列的QFN封装器件的背面示意图和沿I-í剖面的剖面示意图。该多圈引脚排列的QFN封装结构包括芯片载体11，围绕芯片载体11呈三圈排列的引脚12，塑封材料13，粘贴材料14，IC芯片15，金属导线16。IC芯片15通过粘贴材料14固定在芯片载体12上，IC芯片15与四周排列的引脚12通过金属导线16实现电气连接，塑封材料13对IC芯片15、金属导线16、芯片载体11和引脚12进行包封以达到保护和支撑的作用，引脚12裸露在塑封材料13的底面，通过焊料焊接在PCB等电路板上以实现与外界的电气连接。底面裸露的芯片载体11通过焊料焊接在PCB等电路板上，具有直接散热通道，可以有效释放IC芯片15产生的热量。
与传统的单圈引脚排列的QFN封装器件相比，多圈引脚排列的QFN封装器件具有更高的引脚数量，满足了IC集成度越来越高的要求。然而，为了提高QFN封装器件的I/O数量，需要更多的区域放置多个引脚，因此需要增大QFN封装器件的尺寸，这与封装器件小型化的要求是相悖的，而且随着封装尺寸增大，芯片与引脚之间的距离会增加，导致金属导线，如金（Au）线的使用量增加，增加了制造成本，过长的金属导线在注塑工艺过程中极易引起金属导线的塌陷、冲线以及交线等问题，影响了封装器件的良率和可靠性的提升。因此，为了突破现有的多圈引脚排列QFN封装器件的尺寸过大的瓶颈、解决上述良率和可靠性问题和降低制造成本，急需研发一种小尺寸、高可靠性、低成本、高I/O密度的QFN封装器件及其制造方法。
发明内容
本发明提供了一种再布线QFN封装器件的制造方法，以达到突破传统QFN封装的低I/O数量、高封装成本的瓶颈和提高封装体的可靠性的目的。
为了实现上述目的，本发明采用下述技术方案：
一种再布线QFN封装器件的制造方法，其特征在于，再布线QFN封装器件包括：
芯片载体配置于封装器件的中央部位；
多个引脚配置于芯片载体四周，围绕芯片载体呈多圈排列；
绝缘填充材料配置于芯片载体与引脚之间，以及引脚与引脚之间；
IC芯片通过粘贴材料配置于芯片载体上；
第一金属材料层围绕IC芯片排列；
引脚通过再布线层实现与第一金属材料层的连接；
IC芯片通过金属导线连接至第一金属材料层；
第二金属材料层配置于芯片载体和引脚的下表面；
塑封材料包覆密封上述IC芯片、粘贴材料、金属导线、第一金属材料层、再布线层和芯片载体，仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层；
该方法包括以下步骤：
（a）采用曝光显影方法，在金属基材上表面形成具有窗口的掩膜材料层；
（b）以具有窗口的掩膜材料层作为抗蚀层，对金属基材上表面进行蚀刻，形成芯片载体、引脚和凹槽；
（c）移除配置于金属基材上表面的掩膜材料层；
（d）采用注塑或者丝网印刷方法在芯片载体与引脚之间、引脚与引脚之间的凹槽中配置绝缘填充材料；
（e）采用曝光显影方法，在绝缘填充材料和引脚的表面位置制作具有窗口的掩膜材料层；
（f）依次采用化学镀和电镀方法在掩膜材料层的窗口中制作再布线层；
（g）移除配置于绝缘填充材料的表面的掩膜材料层；
（h）采用电镀或化学镀方法在再布线层的表面部分配置第一金属材料层；
（i）通过粘贴材料将IC芯片配置于芯片载体上；
（j）IC芯片通过金属导线连接至第一金属材料层；
（k）采用注塑方法用塑封材料包覆密封IC芯片、粘贴材料、金属导线、再布线层、第一金属材料层和芯片载体，塑封后进行烘烤后固化；
（l）采用机械磨削方法或者蚀刻方法对金属基材进行减薄，形成独立的芯片载体和引脚；
（m）采用化学镀方法在芯片载体和引脚的下表面制作第二金属材料层；
（n）分离形成独立的单个封装件。
进一步，经蚀刻形成的芯片载体和引脚的厚度范围为0.03mm-0.15mm。
进一步，依次采用化学镀和电镀方法制作的再布线层的厚度范围为0.02mm-0.15mm。
进一步，采用刀片切割、激光切割或者水刀切割方法切割分离形成单个封装件，且仅切割塑封材料和绝缘填充材料。
基于上述，根据本发明，制造形成的再布线QFN封装器件的芯片载荷和引脚无需基于事先制作成型的引线框架结构，即无需依靠传统的引线框架提供机械支撑和连接，而是在封装工艺过程中，首先采用具有制作精度高、控制性强等特点的蚀刻方法制作引脚和芯片载体，然后在凹槽中配置绝缘填充材料，接着依次采用具有制作精度高、平整度好、控制性强等特点的化学镀和电镀方法制作再布线层，最后在塑封工艺完成后，采用具有成本低、平整度好等特点的机械磨削方法、或者采用具有制作精度高、控制性强等特点的蚀刻方法整体减薄金属基材的厚度，形成独立的芯片载体和引脚。本发明采用的再布线层可使封装器件的尺寸大幅减小，缩短了IC芯片与引脚之间的距离，减少了金属导线，如金（Au）线的使用量，降低了制造成本，解决了注塑工艺过程中金属导线的塌陷、冲线以及交线等问题，提升了封装器件的良率和可靠性，并显著提高了封装器件的I/O密度。本发明采用二次包封方法，即采用绝缘填充材料和塑封材料进行二次包覆密封，其中绝缘填充材料配置于再布线层下方，再布线层以上的区域采用塑封材料进行包覆密封，该填充、包覆结构特征可实现封装的无空洞包封，消除因包封不完全产生的气泡、空洞等缺陷。本发明制造形成的小面积尺寸的引脚能够有效防止表面贴装时桥连现象的发生，芯片载体、引脚的下表面和再布线层上配置的金属材料层分别能够有效提高金属引线键合质量和表面贴装质量，而且引脚的排列方式不限，可以为平行排列，也可以为交错排列，所有引脚无需延伸至封装体一侧。
下文特举实施例，并配合附图对本发明的上述特征和优点做详细说明。
附图说明
图1A为多圈引脚排列的QFN封装器件的背面示意图；
图1B为沿图1A中的I-í剖面的剖面示意图；
图2A为根据本发明的实施例绘制的再布线QFN封装器件的背面示意图；
图2B为根据本发明的实施例绘制的再布线QFN封装器件的正面示意图；
图2C为沿图2B中的I-I剖面的剖面示意图；
图3A至图3M为根据本发明的实施例绘制的再布线QFN封装器件的制造流程剖面示意图，所有剖面示意图都为沿图2C剖面所示的剖面示意图。
图中标号：100.多圈引脚排列的QFN封装器件，11.芯片载体，12.引脚，13.塑封材料，14.粘贴材料，15.IC芯片，16.金属导线，200.再布线QFN封装器件，20.金属基材，20a.金属基材上表面，20b.金属基材下表面，21.掩膜材料层，22.芯片载体，23.引脚，24.凹槽，25.绝缘填充材料，26.再布线层，27.第一金属材料层，28.粘贴材料，29.IC芯片，30.金属导线，31.塑封材料，32.第二金属材料层。
具体实施方式
下面结合附图对本发明进行详细说明：
图2A为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为平行排列的再布线QFN封装器件的背面示意图。
参照上述图2A可以看出，在本实施例中，再布线QFN封装器件200具有芯片载体22和围绕芯片载体22呈两圈排列的引脚23，芯片载体22每边的引脚23的排列方式为平行排列，引脚23的横截面为矩形，在芯片载体22和引脚23的下表面配置有第二金属材料层32，在再布线QFN封装器件200中配置有绝缘填充材料25。本实施例中引脚23的排列圈数不限，可以为两圈、三圈以及三圈以上，引脚23的排列方式不限定为平行排列，可以为其他排列方式，引脚23的横截面形状不限定为矩形，可以为圆形。
图2B为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为平行排列的再布线QFN封装器件的正面示意图。
参照上述图2B可以看出，为了清楚的显示再布线QFN封装器件200的内部结构，特将塑封材料31省去。在本实施例中，绝缘填充材料25配置于芯片载体22与引脚23之间、引脚23与引脚23之间，且配置于再布线层26的下方，IC芯片29配置于芯片载体22上，IC芯片29通过金属导线30分别连接至再布线层26配置的第一金属材料层27，引脚22通过再布线层26延伸至封装体内部，实现与IC芯片29的互联。
图2C为沿图2B中的I-I剖面的剖面示意图。结合图2A和2B，参照图2C，在本实施例中，再布线QFN封装器件200包括芯片载体22、围绕芯片载体22呈两圈引脚排列的引脚23、绝缘填充材料25、再布线层26、第一金属材料层27、粘贴材料28、IC芯片29、金属导线30、塑封材料31以及第二金属材料层32。
芯片载体22配置于再布线QFN封装器件200的中央部位，其横截面形状呈矩形状。引脚23围绕芯片载体22呈多圈排列，其横截面形状呈圆形或者矩形。绝缘填充材料25配置于芯片载体22与引脚23的之间、以及引脚23与引脚23之间，且配置于再布线层26下方，再布线层26以上的区域采用塑封材料31进行包覆密封。第一金属材料层27配置于再布线层26的表面。第二金属材料层32配置于芯片载体22、引脚23的下表面。IC芯片29通过粘贴材料28配置于芯片载体22上，IC芯片29上的多个键合焊盘通过金属导线30分别连接至再布线层26配置的第一金属材料层27，实现电气互联。塑封材料31对再布线QFN封装器件200起到支撑与保护的作用。
下面将以图3A至图3M来详细说明再布线QFN封装器件的制造流程。
图3A至图3M为根据本发明的实施例绘制的具有两圈引脚排列的再布线QFN封装器件的制造流程剖面示意图，所有剖面示意图都为沿图2C剖面所示的剖面示意图。
请参照图3A，提供具有上表面20a和相对于上表面20a的下表面20b的金属基材20，金属基材20的材料可以是铜、铜合金、铁、铁合金、镍、镍合金以及其他适用于制作芯片载体和引脚的金属材料，优先选择铜或者铜合金材料。金属基材20的厚度范围为0.1mm-0.3mm。对金属基材20的上表面20a和下表面20b进行清洗和预处理，例如用等离子水去油污、灰尘等，以实现金属基材20的上表面20a和下表面20b清洁的目的。
请参照图3B，在金属基材20的上表面20a上通过曝光显影方法制作具有窗口的掩膜材料层21，这里所述的窗口是指没有被掩膜材料层21覆盖的金属基材20的部分区域，掩膜材料层21保护被其覆盖的金属基材20的部分区域。掩膜材料层21要求与金属基材20结合牢固，具有热稳定性，作为抗蚀、抗镀层，具有抗蚀刻性和抗镀性。对于曝光显影制作方法，首先在金属基材20的上表面20a涂布光致湿膜，涂布方法可以是幕帘涂布、滚涂与喷涂等，或者在金属基材20的上表面20a粘贴光致干膜，然后再将其曝露于某种光源下，如紫外光、电子束或X-射线，利用光致湿膜和光致干膜等化学感光材料的光敏特性，对光致湿膜或光致干膜进行选择性的曝光，以把掩膜版图形复印到光致湿膜或光致干膜上，经使用显影液进行显影工艺后最终在金属基材20的上表面20a上形成掩膜材料层21。
请参照图3C，以具有窗口的掩膜材料层21作为抗蚀层，选用仅蚀刻金属基材20的蚀刻液，采用喷淋方式对金属基材上表面20a进行蚀刻，形成芯片载体22、引脚23和凹槽24，经蚀刻形成的芯片载体22和引脚23的厚度范围为0.03mm-0.15mm。在本实施例中，蚀刻液的喷淋方式优先采用上喷淋方式，并且在蚀刻液中加入少量的有机物，以减少蚀刻液对金属基材20的侧蚀效应,由于掩膜材料层21是具有光敏特性的湿膜或者干膜等聚合物材料，耐酸性不耐碱性，作为蚀刻的抗蚀层，蚀刻液优先选择酸性蚀刻液，如酸性氯化铜蚀刻液、氯化铁蚀刻液，以减少蚀刻液对掩膜材料层21的破坏作用。
请参照图3D，将金属基材20的上表面20a上的掩膜材料层21移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选用可溶性的碱性溶液，例如氢氧化钾（KOH）、氢氧化钠（NaOH），采用喷淋等方式与金属基材20的上表面20a上的掩膜材料层21进行化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料层21移除，移除掩膜材料层21后，金属基材20上仅存在芯片载体22和引脚23，在芯片载体22与引脚23之间、引脚23与引脚23之间形成凹槽24，形成的芯片载体22和引脚23与金属基材20相连。
请参照图3E，采用注塑或者丝网印刷方法在芯片载体22与引脚23之间、引脚23与引脚23之间的凹槽24中配置绝缘填充材料25。在本实施例中，绝缘填充材料25是热固性塑封材料、塞孔树脂、油墨以及阻焊绿油等绝缘材料，绝缘填充材料25具有足够的耐酸、耐碱性，以保证后续的工艺不会对已形成绝缘填充材料25造成破坏，填充后固化形成适当硬度的绝缘填充材料25，对于光固化绝缘填充材料25需要进行紫外线曝光，硬化后的绝缘填充材料25具有一定强度，与芯片载体22和引脚23具有相互锁定的效果，用机械研磨方法或者化学处理方法去除过多的绝缘填充材料25，以消除绝缘填充材料25的溢料，对于感光型阻焊绿油等绝缘填充材料25，通过显影方法去除溢料。
请参照图3F，依次采用化学镀和电镀方法在绝缘填充材料25和引脚23的表面位置制作再布线层26。首先，在绝缘填充材料25和引脚23的表面位置通过曝光显影方法制作具有窗口的掩膜材料层，这里所述的窗口是指没有被掩膜材料层覆盖的部分区域，在后续的工艺中，将在该窗口中制作再布线层26。然后，在掩膜材料层的窗口中依次采用化学镀方法和电镀方法形成具有一定厚度的再布线层26，再布线层26的材料是铜(Cu)、镍(Ni)、铁(Fe)、铝(Al)等金属材料及其合金，且允许由不同的金属材料组成，优先选择铜或者铜合金作为再布线层26的材料，并可以与芯片载体22和引脚23为相同的材料，化学镀和电镀方法具有高精度、高平整度、可控制性强等特点，可以用来制作超薄的再布线层26，经化学镀和电镀方法形成的再布线层26的厚度范围为0.02mm-0.15mm。最后，将掩膜材料层移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选用可溶性的碱性溶液，例如氢氧化钾（KOH）、氢氧化钠（NaOH），采用喷淋等方式与掩膜材料层进行化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料层移除。制作形成的再布线层26将引脚23延伸至封装器件200的内部，可使封装器件200的尺寸大幅减小，缩短了金属导线30的键合距离，减少了金属导线30的使用量，降低了制造成本，解决了注塑工艺过程中金属导线30的塌陷、冲线以及交线等问题，提升了封装器件的良率和可靠性。
请参照图3G，采用电镀或者化学镀方法在再布线层26的表面制作第一金属材料层27。第一金属材料层27的材料是镍(Ni)、钯(Pd)、金(Au)、银(Ag)、锡(Sn)等金属材料及其合金。第一金属材料层27的厚度范围为0.002mm-0.03mm。在本实施例中，第一金属材料层27例如是镍-钯-金镀层，外面的金镀层和中间的钯镀层是保证在引线键合工艺中金属导线30的可键合性和键合质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响表面贴装焊接区域的可靠性。
请参照图3H，通过粘贴材料28将IC芯片29配置于芯片载体22上。在本实施例中，粘贴材料28可以是粘片胶带、含银颗粒的环氧树脂等材料，配置IC芯片29后，需对粘贴材料28进行高温烘烤固化，以增强与IC芯片29、芯片载体22的结合强度。
请参照图3I，IC芯片29上的多个键合焊盘通过金属导线30连接至再布线层26配置的第一金属材料层27，实现电气互联。在本实施例中，金属导线30是金线、铝线、铜线以及镀钯铜线等。
请参照图3J，采用注塑方法，通过高温加热，用低吸水率、低应力的环保型塑封材料31包覆密封IC芯片29、粘贴材料28、再布线层26、金属导线30、第一金属材料层27和芯片载体22。在本实施例中，塑封材料31可以是热固性聚合物等材料，所填充的绝缘填充材料25具有与塑封材料31相似的物理性质，例如热膨胀系数，以减少由热失配引起的产品失效，提高产品的可靠性，绝缘填充材料25与塑封材料31可以是同一种材料。塑封后进行烘烤后固化，待后固化后，对封装器件产品阵列进行激光打印。
请参照图3K，采用机械磨削方法或者蚀刻方法对金属基材20从下表面20b进行减薄，直至暴露出绝缘填充材料25，形成独立的芯片载体22和引脚23。在机械磨削方法中，依次对金属基材20的下表面20b进行粗磨、细磨和精磨，在磨削的过程中，可适当添加化学药水，结合化学蚀刻方法以提升机械磨削的质量。在蚀刻方法中，选用仅蚀刻金属基材20的蚀刻液，采用喷淋方式对金属基材20下表面20b进行整体蚀刻。
请参照图3L，采用化学镀方法在芯片载体22和引脚23的表面制作第二金属材料层32。第二金属材料层32的材料是镍(Ni)、钯(Pd)、金(Au)、银(Ag)、锡(Sn)等金属材料及其合金。第二金属材料层32的厚度范围为0.002mm-0.03mm。在本实施例中，第二金属材料层32例如是镍-钯-金镀层，外面的金镀层和中间的钯镀层是保证焊料在芯片载体22和引脚23的可浸润性，提高封装体在PCB等电路板上表面贴装的质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响表面贴装焊接区域的可靠性。
请参照图3M，切割再布线QFN封装器件200的产品阵列，彻底切割分离绝缘填充材料25和塑封材料31形成单个再布线QFN封装器件200，在本实施例中，单个产品分离方法是刀片切割、激光切割或者水刀切割等方法，且仅切割绝缘填充材料25和塑封材料31，不切割金属材料，图3M中仅绘制出切割分离后的2个再布线QFN封装器件200。
对本发明的实施例的描述是出于有效说明和描述本发明的目的，并非用以限定本发明，任何所属本领域的技术人员应当理解：在不脱离本发明的发明构思和范围的条件下，可对上述实施例进行变化。故本发明并不限定于所披露的具体实施例，而是覆盖权利要求所定义的本发明的实质和范围内的修改。

Claims (4)

1.一种再布线QFN封装器件的制造方法，其特征在于，再布线QFN封装器件包括：
芯片载体配置于封装器件的中央部位；
多个引脚配置于芯片载体四周，围绕芯片载体呈多圈排列；
绝缘填充材料配置于芯片载体与引脚之间，以及引脚与引脚之间；
IC芯片通过粘贴材料配置于芯片载体上；
第一金属材料层围绕IC芯片排列；
引脚通过再布线层实现与第一金属材料层的连接；
IC芯片通过金属导线连接至第一金属材料层；
第二金属材料层配置于芯片载体和引脚的下表面；
塑封材料包覆密封上述IC芯片、粘贴材料、金属导线、第一金属材料层、再布线层和芯片载体，仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层；
该方法包括以下步骤：
（a）采用曝光显影方法，在金属基材上表面形成具有窗口的掩膜材料层；
（b）以具有窗口的掩膜材料层作为抗蚀层，对金属基材上表面进行蚀刻，形成芯片载体、引脚和凹槽；
（c）移除配置于金属基材上表面的掩膜材料层；
（d）采用注塑或者丝网印刷方法在芯片载体与引脚之间、引脚与引脚之间的凹槽中配置绝缘填充材料；
（e）采用曝光显影方法，在绝缘填充材料和引脚的表面位置制作具有窗口的掩膜材料层；
（f）依次采用化学镀和电镀方法在掩膜材料层的窗口中制作再布线层；
（g）移除配置于绝缘填充材料的表面的掩膜材料层；
（h）采用电镀或化学镀方法在再布线层的表面部分配置第一金属材料层；
（i）通过粘贴材料将IC芯片配置于芯片载体上；
（j）IC芯片通过金属导线连接至第一金属材料层；
（k）采用注塑方法用塑封材料包覆密封IC芯片、粘贴材料、金属导线、再布线层、第一金属材料层和芯片载体，塑封后进行烘烤后固化；
（l）采用机械磨削方法或者蚀刻方法对金属基材进行减薄，形成独立的芯片载体和引脚；
（m）采用化学镀方法在芯片载体和引脚的下表面制作第二金属材料层；
（n）分离形成独立的单个封装件。
2.根据权利要求1所述的再布线QFN封装器件的制造方法，其特征在于，经蚀刻形成的芯片载体和引脚的厚度范围为0.03mm-0.15mm。
3.根据权利要求1所述的再布线QFN封装器件的制造方法，其特征在于，依次采用化学镀和电镀方法制作的再布线层的厚度范围为0.02mm-0.15mm。
4.根据权利要求1所述的再布线QFN封装器件的制造方法，其特征在于，采用刀片切割、激光切割或者水刀切割方法切割分离形成单个封装件，且仅切割塑封材料和绝缘填充材料。
CN201210549512.4A 2012-12-17 2012-12-17 一种再布线qfn封装器件的制造方法 Expired - Fee Related CN103065975B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210549512.4A CN103065975B (zh) 2012-12-17 2012-12-17 一种再布线qfn封装器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210549512.4A CN103065975B (zh) 2012-12-17 2012-12-17 一种再布线qfn封装器件的制造方法

Publications (2)

Publication Number Publication Date
CN103065975A true CN103065975A (zh) 2013-04-24
CN103065975B CN103065975B (zh) 2015-05-13

Family

ID=48108543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210549512.4A Expired - Fee Related CN103065975B (zh) 2012-12-17 2012-12-17 一种再布线qfn封装器件的制造方法

Country Status (1)

Country Link
CN (1) CN103065975B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346095A (zh) * 2013-07-04 2013-10-09 南通富士通微电子股份有限公司 引线框架制造方法
CN103474358A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 多圈qfn封装引线框架制备方法
CN103887270A (zh) * 2014-01-29 2014-06-25 南通富士通微电子股份有限公司 Qfn框架结构
CN103903996A (zh) * 2014-04-14 2014-07-02 中国兵器工业集团第二一四研究所苏州研发中心 一种适应多种不同封装要求的芯片焊盘版图设计方法
CN103346095B (zh) * 2013-07-04 2016-11-30 南通富士通微电子股份有限公司 引线框架制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201752013U (zh) * 2010-04-30 2011-02-23 江苏长电科技股份有限公司 芯片与无源器件直接置放多圈引脚方式封装结构
CN102354689A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种面阵引脚排列四边扁平无引脚封装及制造方法
CN101656238B (zh) * 2008-08-21 2012-09-05 日月光半导体制造股份有限公司 四方扁平无引脚封装结构及制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656238B (zh) * 2008-08-21 2012-09-05 日月光半导体制造股份有限公司 四方扁平无引脚封装结构及制造方法
CN201752013U (zh) * 2010-04-30 2011-02-23 江苏长电科技股份有限公司 芯片与无源器件直接置放多圈引脚方式封装结构
CN102354689A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种面阵引脚排列四边扁平无引脚封装及制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346095A (zh) * 2013-07-04 2013-10-09 南通富士通微电子股份有限公司 引线框架制造方法
CN103346095B (zh) * 2013-07-04 2016-11-30 南通富士通微电子股份有限公司 引线框架制造方法
CN103474358A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 多圈qfn封装引线框架制备方法
CN103887270A (zh) * 2014-01-29 2014-06-25 南通富士通微电子股份有限公司 Qfn框架结构
CN103903996A (zh) * 2014-04-14 2014-07-02 中国兵器工业集团第二一四研究所苏州研发中心 一种适应多种不同封装要求的芯片焊盘版图设计方法
CN103903996B (zh) * 2014-04-14 2016-06-29 中国兵器工业集团第二一四研究所苏州研发中心 一种适应多种不同封装要求的芯片焊盘版图设计方法

Also Published As

Publication number Publication date
CN103065975B (zh) 2015-05-13

Similar Documents

Publication Publication Date Title
CN102354691B (zh) 一种高密度四边扁平无引脚封装及制造方法
CN102446882B (zh) 一种半导体封装中封装系统结构及制造方法
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
CN102339809B (zh) 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102543907B (zh) 一种热增强型四边扁平无引脚倒装芯片封装及制造方法
CN103021890B (zh) 一种qfn封装器件的制造方法
CN103730380B (zh) 封装结构的形成方法
CN103474406A (zh) 一种aaqfn框架产品无铜扁平封装件及其制作工艺
CN102354689B (zh) 一种面阵引脚排列四边扁平无引脚封装及制造方法
CN103165475B (zh) 一种半导体封装器件的制造方法
CN102420205B (zh) 一种四边扁平无引脚封装的制造方法
CN103021876A (zh) 一种高密度qfn封装器件的制造方法
CN103065975B (zh) 一种再布线qfn封装器件的制造方法
CN102522394A (zh) 一种芯片上芯片封装及制造方法
CN103050452B (zh) 一种再布线高密度aaqfn封装器件及其制造方法
CN103021889A (zh) 一种再布线aaqfn封装器件的制造方法
CN202633291U (zh) 一种芯片上芯片封装结构
CN202996820U (zh) 一种再布线qfn封装器件
CN103745933B (zh) 封装结构的形成方法
TW201639089A (zh) 晶片封裝結構的製作方法
CN202275815U (zh) 一种高密度四边扁平无引脚封装
CN202996809U (zh) 一种再布线aaqfn封装器件
CN103066044A (zh) 一种再布线高密度qfn封装器件及其制造方法
CN202384324U (zh) 一种半导体封装中封装系统结构
CN202996811U (zh) 一种再布线fcqfn封装器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150513

Termination date: 20171217