CN102339809B - 一种多圈引脚排列四边扁平无引脚封装及制造方法 - Google Patents

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Abstract

本发明公开了一种多圈引脚排列四边扁平无引脚封装及制造方法。本多圈引脚排列四边扁平无引脚封装包括引线框架，金属材料层，IC芯片，绝缘填充材料，粘贴材料，金属导线和塑封材料。引线框架包括芯片载体和多个围绕芯片载体呈多圈排列的引脚。金属材料层配置于引线框架上表面和下表面。IC芯片配置于引线框架上表面的金属材料层位置。绝缘填充材料配置于引线框架的台阶式结构下。粘贴材料配置于IC芯片与引线框架上表面的金属材料层中间。IC芯片通过金属导线分别连接至多圈引脚的内引脚和芯片载体上表面。塑封材料包覆密封IC芯片、粘贴材料、金属导线、引线框架部分区域和部分金属材料层。本发明突破了低I/O数量瓶颈，提高封装可靠性。

Description

一种多圈引脚排列四边扁平无引脚封装及制造方法
技术领域
本发明涉及半导体元器件制造技术领域，尤其涉及到具有多圈引脚排列四边扁平无引脚封装，本发明还包括该封装件的制造方法。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众化所需要的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA等封装形式相比，近年来快速发展的新型封装技术，即四边扁平无引脚QFN(Quad Flat Non-lead Package)封装，由于具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多优点，引发了微电子封装技术领域的一场新的革命。
图1A和图1B分别为传统QFN封装结构的背面示意图和沿
Figure BDA0000105426510000011
剖面的剖面示意图，该QFN封装结构包括引线框架11，塑封材料12，粘片材料13，IC芯片14，金属导线15，其中引线框架11包括芯片载体111和围绕芯片载体111四周排列的引脚112，IC芯片14通过粘片材料13固定在芯片载体111上，IC芯片13与四周排列的引脚112通过金属导线15实现电气连接，塑封材料12对IC芯片14、金属导线15和引线框架11进行包封以达到保护和支撑的作用，引脚112裸露在塑封材料12的底面，通过焊料焊接在PCB等电路板上以实现与外界的电气连接。底面裸露的芯片载体111通过焊料焊接在PCB等电路板上，具有直接散热通道，可以有效释放IC芯片14产生的热量。与传统的TSOP和SOIC封装相比，QFN封装不具有鸥翼状引线，导电路径短，自感系数及阻抗低，从而可提供良好的电性能，可满足高速或者微波的应用。裸露的芯片载体提供了卓越的散热性能。
随着IC集成度的提高和功能的不断增强，IC的I/O数随之增加，相应的电子封装的I/O引脚数也相应增加，但是传统的四边扁平无引脚封装件，单圈的引脚围绕芯片载体呈周边排列，限制了I/O数量的提高，满足不了高密度、具有更多I/O数的IC的需要。传统的引线框架无台阶式结构设计，无法有效的锁住塑料材料，导致引线框架与塑封材料结合强度低，易于引起引线框架与塑封材料的分层甚至引脚或芯片载体的脱落，而且无法有效的阻止湿气沿着引线框架与塑封材料结合界面扩散到电子封装内部，从而严重影响了封装体的可靠性。传统QFN产品在塑封工艺时需要预先在引线框架背面粘贴胶带以防止溢料现象，待塑封后还需进行去除胶带、塑封料飞边等清洗工艺，增加了封装成本增高。使用切割刀切割分离传统的四边扁平无引脚封装件，切割刀在切割塑封材料的同时也会切割到引线框架金属，不仅会造成切割效率的降低和切割刀片寿命的缩短，而且会产生金属毛刺，影响了封装体的可靠性。因此，为了突破传统QFN的低I/O数量的瓶颈，提高封装体的可靠性和降低封装成本，急需研发一种高可靠性、低成本、高I/O密度的QFN封装及其制造方法。
发明内容
本发明提供了一种高密度、多圈引脚排列的QFN封装及其制造方法，以达到突破传统QFN的低I/O数量的瓶颈和提高封装体的可靠性的目的。
为了实现上述目的，本发明采用下述技术方案：
本发明提出一种多圈引脚排列四边扁平无引脚封装件结构，包括引线框架，金属材料层，IC芯片，绝缘填充材料，粘贴材料，金属导线和塑封材料。引线框架沿厚度方向具有台阶式结构，具有上表面、下表面和台阶表面。引线框架包括芯片载体和多个围绕芯片载体呈多圈排列的引脚。芯片载体配置于引线框架中央部位，横截面形状呈矩形状，芯片载体四边边缘部位沿厚度方向具有台阶式结构。围绕芯片载体呈多圈排列的引脚的横截面形状呈圆形或者矩形状，其中每个引脚包括配置于该上表面的内引脚和配置于该下表面的外引脚。金属材料层配置于引线框架的上表面位置和下表面位置。IC芯片配置于引线框架上表面的金属材料层位置，且配置于芯片载体的中央部位。绝缘填充材料配置于引线框架的台阶式结构下，支撑、保护引线框架。粘贴材料配置于IC芯片与引线框架上表面的金属材料层中间，固定IC芯片于芯片载体上。IC芯片上的多个键合焊盘通过金属导线连接至多个配置有金属材料层的内引脚和配置有金属材料层的芯片载体的上表面，以实现电气互联。塑封材料包覆密封IC芯片、粘贴材料、金属导线、引线框架部分区域和部分金属材料层，暴露出配置于引线框架下表面的金属材料层。
根据本发明的实施例，引脚框架具有多个围绕芯片载体呈三圈排列的引脚。
根据本发明的实施例，包括芯片载体和围绕芯片载体呈三圈排列的引脚的引线框架具有台阶式结构。
根据本发明的实施例，围绕芯片载体呈三圈排列的引脚的横截面形状呈圆形形状。
根据本发明的实施例，围绕芯片载体呈三圈排列的引脚的横截面形状呈矩形形状。
根据本发明的实施例，芯片载体每边的引脚排列方式为平行排列。
根据本发明的实施例，芯片载体每边的引脚排列方式为交错排列。
根据本发明的实施例，引线框架上表面和下表面配置有金属材料层。
根据本发明的实施例，引线框架上表面和下表面配置的金属材料层包括镍(Ni)、钯(Pd)、金(Au)金属材料。
根据本发明的实施例，用含银颗粒的环氧树脂或者胶带等粘贴材料将IC芯片配置于芯片载体中央部位。
根据本发明的实施例，引线框架台阶式结构下配置绝缘填充材料。
根据本发明的实施例，引线框架台阶式结构下配置绝缘填充材料种类是热固性塑封材料，或者塞孔树脂、油墨以及阻焊绿油等材料。
根据本发明的实施例，芯片载体的周边部位作为接地区域，通过金属导线连接至芯片上的键合焊盘。
本发明提出一种多圈引脚排列四边扁平无引脚封装件制造方法，包括以下步骤：
步骤1：配置掩膜材料层
对薄板基材进行清洗和预处理，在薄板基材的上表面和下表面配置具有窗口的掩膜材料层图形。
步骤2：配置金属材料层
在配置于薄板基材上表面和下表面的掩膜材料层的窗口中配置金属材料层。
步骤3：下表面选择性部分蚀刻
移除薄板基材下表面的掩膜材料层，以金属材料层为抗蚀层，对薄板基材下表面进行选择性部分蚀刻，形成凹槽。
步骤4：配置绝缘填充材料
在薄板基材下部分经选择性半蚀刻形成的凹槽中填充绝缘材料。
步骤5：上表面选择性部分蚀刻
移除薄板基材上表面的掩膜材料层，以金属材料层为阻蚀层，对薄板基材上表面进行选择性部分蚀刻，形成具有台阶式结构的引线框架，包括分离的芯片载体和多圈引脚。
步骤6：配置IC芯片
通过含银颗粒的环氧树脂树脂或者胶带等粘贴材料将IC芯片配置于芯片载体中央部位。
步骤7：金属导线键合连接
IC芯片上的多个键合焊盘通过金属导线分别连接至多个配置有金属材料层的内引脚和配置有金属材料层的芯片载体的上表面，以实现电气互联和接地。
步骤8：塑封
用塑封材料包覆密封IC芯片、粘贴材料、金属导线、部分引线框架和部分金属材料层。
步骤9：后固化
根据所选塑封材料的后固化要求进行后固化。
步骤10：打印
对塑封后的产品阵列进行激光打印。
步骤11：切割分离产品
切割分离产品，形成独立的单个封装件。
根据本发明的实施例，通过电镀或者化学镀方法配置金属材料层。
根据本发明的实施例，以金属材料层为抗蚀层，选用仅蚀刻薄板基材的蚀刻液对薄板基材上表面和下表面选择性部分蚀刻。
根据本发明的实施例，绝缘填充材料通过丝网印刷或者涂布等方法配置在半蚀刻凹槽中。
根据本发明的实施例，选用刀片切割、激光切割或者水刀切割等方法切割分离产品，且仅切割塑封材料和绝缘填充材料，不切割引线框架。
基于上述，根据本发明，多圈排列的引脚具有较高的I/O密度，引线框架的台阶式结构增加了与塑封材料和绝缘填充材料的结合面积，具有与塑封材料和绝缘填充材料相互锁定的效果，能够有效防止引线框架与塑封材料和绝缘填充材料的分层以及引脚或芯片载体的脱落，有效阻止湿气从封装件结构外部向内部扩散，小面积尺寸的外引脚能够有效防止表面贴装时桥连现象的发生，引线框架上表面和下表面配置的金属材料层能够有效提高金属引线键合质量和表面贴装质量，由于单个封装体之间仅由塑封材料和绝缘填充材料相连，因此当使用切割刀切割分离产品，不会切割到引线框架金属材料，从而提高了切割效率，延长了切割刀的寿命，防止了金属毛刺的产生，同时省去了传统QFN封装流程中的塑封前引线框架背面粘贴胶膜、塑封后去除胶膜和塑封料飞边等工艺，降低了封装成本。
下文特举实施例，并配合附图对本发明的上述特征和优点做详细说明。
附图说明
图1A为传统QFN封装结构的背面示意图；
图1B为沿图1A中的剖面的剖面示意图；
图2A为根据本发明的实施例绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为平行排列的多圈引脚排列QFN封装结构的背面示意图；
图2B为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为平行排列的多圈引脚排列QFN封装结构的背面示意图；
图3A为根据本发明的实施例绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为交错排列的多圈引脚排列QFN封装结构的背面示意图；
图3B为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为交错排列的多圈引脚排列QFN封装结构的背面示意图；
图4为沿图2A-B和图3A-B中的I-I剖面的剖面示意图；
图5A至图5L为根据本发明的实施例绘制的多圈引脚排列QFN封装结构的制造流程剖面示意图，所有剖面示意图都为沿图4剖面所示的剖面示意图。
图中标号：100.传统四边扁平无引脚封装结构，11.引脚框架，111.芯片载体112.引脚，12.塑封材料，13.粘片材料14.IC芯片，15.金属导线，200、200a、200b、200c、200d.多圈引脚排列四边扁平无引脚封装件结构，201.引线框架，202.芯片载体，203.引脚，20.薄板基材，20a.薄板基材上表面、引线框架上表面，20b.薄板基材下表面、引线框架下表面，21a、21b.掩膜材料层，22、23.金属材料层，22a、23a.金属材料层表面，24.凹槽，24a.台阶式结构表面，24b.台阶式结构，25.绝缘填充材料，25a.绝缘填充材料表面，26.粘贴材料，27.IC芯片，28.金属导线，29.塑封材料。
具体实施方式
下面结合附图对本发明进行详细说明：
图2A为根据本发明的实施例绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为平行排列的多圈引脚排列QFN封装结构的背面示意图。图2B为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为平行排列的多圈引脚排列QFN封装结构的背面示意图。
参照上述图2A-B可以看出，在本实施例中，多圈引脚排列QFN封装结构200a和200b的引线框架201包括芯片载体202和围绕芯片载体202呈多圈排列的引脚203，且芯片载体202每边的引脚203的排列方式为平行排列，在引线框架201下表面配置有金属材料层23，在引线框架201中配置有绝缘填充材料25。不同之处在于图2A的多圈引脚排列四边扁平无引脚封装件结构中的引脚横截面为圆形，图2B的多圈引脚排列四边扁平无引脚封装件结构中的引脚横截面为矩形。
图3A为根据本发明的实施例绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为交错排列的多圈引脚排列QFN封装结构的背面示意图。图3B为根据本发明的实施例绘制的引脚横截面为矩形，且芯片载体每边的引脚排列方式为交错排列的多圈引脚排列QFN封装结构的背面示意图。
参照上述图3A-B可以看出，在本实施例中，多圈引脚排列QFN封装结构200c和200d的引线框架201包括芯片载体202和围绕芯片载体202呈多圈排列的引脚203，且芯片载体202每边的引脚203的排列方式为交错排列，在引线框架201下表面配置有金属材料层23，在引线框架201中配置有绝缘填充材料25。不同之处在于图3A的多圈引脚排列四边扁平无引脚封装件结构中的引脚横截面为圆形，图3B的多圈引脚排列四边扁平无引脚封装件结构中的引脚横截面为矩形。
图4为沿图2A-B和图3A-B中的I-I剖面的剖面示意图。结合图2A-B、图3A-B，参照图4，在本实施例中，多圈引脚排列QFN封装结构200包括引线框架201、金属材料层22、金属材料层23、绝缘填充材料25、粘贴材料26、IC芯片27、金属导线28以及塑封材料29。
在本实施例中，引线框架201作为导电、散热、连接外部电路的通道，沿厚度方向具有台阶式结构24b，具有上表面20a和相对于上表面20a的下表面20b，以及台阶式结构24b的台阶表面24a。引线框架201包括芯片载体202和围绕芯片载体202呈多圈排列的引脚203，芯片载体202和围绕芯片载体202呈多圈排列的引脚203都具有台阶式结构24b。芯片载体202配置于引线框架201中央部位，其横截面形状呈矩形状，芯片载体202四边边缘部位沿厚度方向具有台阶式结构24b。多个引脚203配置于芯片载体202四周，围绕芯片载体202呈多圈排列，且沿厚度方向具有台阶结构24b，其横截面形状呈圆形或者矩形状，其中每个引脚203包括配置于该上表面20a的内引脚和配置于该下表面20b的外引脚。
金属材料层22和金属材料层23分别配置于引线框架201的上表面20a位置和引线框架201的下表面20b位置，金属材料层22与引脚203的内引脚具有相同尺寸大小，金属材料层23与引脚203的外引脚具有相同尺寸大小。金属材料层22具有金属材料层表面22a，金属材料层23具有金属材料层表面23a。
绝缘填充材料25配置于引线框架201的台阶式结构24下，对引线框架201起到支撑和保护的作用，绝缘填充材料25具有绝缘填充材料表面25a，绝缘填充材料表面25a与金属材料层表面23a处于同一水平面上。
IC芯片27通过粘贴材料26配置于引线框架201的上表面20a的金属材料层22位置，且配置于芯片载体202的中央部位，IC芯片27上的多个键合焊盘通过金属导线28分别连接至多个配置有金属材料层22的内引脚和配置有金属材料层22的芯片载体203上，以实现电气互联和接地。
塑封材料29包覆密封上述IC芯片27、粘贴材料26、金属导线28、引线框架201部分区域和金属材料层22，暴露出配置于引线框架下表面20b的金属材料层23，对引线框架201和IC芯片27起到支撑与保护的作用。
下面将以图5A至图5L来详细说明一种多圈引脚排列四边扁平无引脚封装件结构的制造流程。
图5A至图5L为根据本发明的实施例绘制的多圈引脚排列QFN封装件结构的制造流程剖面示意图，所有剖面示意图都为沿图4剖面所示的剖面示意图。
请参照图5A，提供具有上表面20a和相对于上表面20a的下表面20b的薄板基材20，薄板基材20的材料可以是铜、铜合金、铁、铁合金、镍、镍合金以及其他适用于制作引线框架的金属材料。薄板基材20的厚度范围为0.1mm-0.25mm，例如为0.127mm，0.152mm，0.203mm。对薄板基材20的上表面20a和下表面20b进行清洗和预处理，例如用等离子水去油污、灰尘等，以实现薄板基材20的上表面20a和下表面20b清洁的目的。
请参照图5B，在薄板基材20的上表面20a和下表面20b上分别配置具有窗口的掩膜材料层21a和掩膜材料层21b，这里所述的窗口是指没有被掩膜材料层21a和掩膜材料层21b覆盖的薄板基材20的部分区域，掩膜材料层21a和掩膜材料层21b保护被其覆盖的薄板基材20的部分区域，在后面的工艺步骤中将对被掩膜材料层21a和掩膜材料层21b覆盖的薄板基材20的部分区域进行蚀刻。掩膜材料层21a和掩膜材料层21b要求与薄板基材20结合牢固，具有热稳定性，作为抗蚀、抗镀材料层，具有抗蚀刻性和抗镀性。具有窗口的掩膜材料层21a和掩膜材料层21b，直接通过丝网印刷制作或者通过涂布光致干膜或者粘贴光致湿膜，经感光成像方法制作。对于丝网印刷制作方法，掩膜材料层21a和掩膜材料层21b材料是非感光型树脂、油墨等聚合物，其掩膜精细度全靠网印来保证，它涉及到设备、器材的选用和绷网、制网版、印刷工艺、具体操作等多种因素。对于感光成像制作方法，首先在薄板基材20的上表面20a和下表面20b上分别涂布光致湿膜，涂布方法可以是幕帘涂布、滚涂与喷涂等，或者在薄板基材20的上表面20a和下表面20b上分别粘贴光致干膜，然后再将其曝露于某种光源下，如紫外光、电子束或X-射线，利用光致湿膜和光致干膜等化学感光材料的光敏特性，对光致湿膜或光致干膜进行选择性的曝光，以把掩膜版图形复印到光致湿膜或光致干膜上，经使用显影液进行显影工艺后最终在薄板基材20的上表面20a和下表面20b上分别形成抗掩膜材料层21a和掩膜材料层21b。
请参照图5C，在配置于薄板基材20的上表面20a上的掩膜材料层21a的窗口中配置金属材料层22，金属材料层22具有表面22a，在配置于薄板基材20的下表面20b上的掩膜材料层21b的窗口中配置金属材料层23，金属材料层23具有表面23a。金属材料层22和金属材料层23的配置方法为电镀、化学镀、蒸发、溅射等方法，并且允许由不同的金属材料组成，在本实施例中，优先选择电镀或者化学镀作为金属材料层22和金属材料层23的配置方法。金属材料层22和金属材料层23的材料是镍(Ni)、钯(Pd)、金(Au)、银(Ag)、锡(Sn)等金属材料及其合金，在本实施例中，金属材料层22和金属材料层23例如是镍-钯-金镀层，对于金属材料层22，外面的金镀层和中间的钯镀层是保证金属导线28在引线框架201上的可键合性和键合质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响键合区域的可靠性，对于金属材料层23，外面的金镀层和中间的钯镀层是保证焊料在引线框架201的可浸润性，提高封装体在PCB等电路板上表面贴装的质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响表面贴装焊接区域的可靠性。
请参照图5D，将薄板基材20的下表面20b上的掩膜材料层21b移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选用可溶性的碱性溶液，例如氢氧化钾(KOH)、氢氧化钠(NaOH)，采用喷淋等方式与薄板基材20的下表面20b上的掩膜材料层21b进行化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料层21b移除，移除掩膜材料层21b后，薄板基材20的下表面20b上仅剩下金属材料层23。
请参照图5E，以薄板基材20的下表面20b上的金属材料层23作为蚀刻的抗蚀层，选用仅蚀刻薄板基材20的蚀刻液，采用喷淋方式对薄板基材20下表面20b进行选择性部分蚀刻，形成凹槽24和台阶式结构表面24a，蚀刻深度范围可以是占薄板基材20的厚度的40％-90％。在本实施例中，喷淋方式优先采用上喷淋方式，并且可以在蚀刻液中加入少量的有机物，以减少蚀刻液对薄板基材20的侧蚀效应，由于采用金属材料层23作为蚀刻的抗蚀层，蚀刻液优先选择碱性蚀刻液，如碱性氯化铜蚀刻液、氯化铵等碱性蚀刻液，以减少蚀刻液对金属材料层23的破坏作用。
请参照图5F，在薄板基材20的下表面20b经选择性部分蚀刻形成的凹槽24中填充绝缘填充材料25，绝缘填充材料25具有表面25a，该表面与金属材料层23的表面23a处于同一水平面上。在本实施例中，绝缘填充材料25是热固性塑封材料、塞孔树脂、油墨以及阻焊绿油等绝缘材料，绝缘填充材料25具有足够的耐酸、耐碱性，以保证后续的工艺不会对已形成绝缘填充材料25造成破坏，绝缘填充材料25的填充方法是通过注塑或者丝网印刷等方法填充到凹槽24中，填充后固化形成适当硬度的绝缘填充材料25，对于光固化绝缘填充材料25需要进行紫外线曝光，硬化后的绝缘填充材料25具有一定强度，与薄板基材20具有相互锁定的效果，用机械研磨方法或者化学处理方法去除过多的绝缘填充材料25，以消除绝缘填充材料25的溢料，使绝缘填充材料25的表面25a与金属材料层23的表面23a处于同一水平面上，对于感光型阻焊绿油等绝缘填充材料25，通过显影方法去除溢料。
请参照图5G，将薄板基材20的上表面20a上的掩膜材料层21a移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选用可溶性的碱性溶液，例如氢氧化钾(KOH)、氢氧化钠(NaOH)，采用喷淋等方式与薄板基材20的上表面20a上的掩膜材料层21a化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料层21a移除，移除掩膜材料层21a后，薄板基材20的上表面20a上仅剩下金属材料层22。
请参照图5H，以薄板基材20的上表面20a上的金属材料层22作为蚀刻的抗蚀层，选用仅蚀刻薄板基材20的蚀刻液，采用喷淋方式对薄板基材20上表面20a进行选择性部分蚀刻，蚀刻至台阶式结构表面24a，暴露出绝缘填充材料25。形成引线框架201，引线框架201包括芯片载体202和围绕芯片载体202呈多圈排列的引脚203，引线框架201中配置有绝缘填充材料25，即芯片载体202和围绕芯片载体202呈多圈排列的引脚203通过绝缘填充材料25固定在一起。经选择性部分蚀刻后形成的分离的引脚203具有内引脚与外引脚，内引脚在后续的引线键合工艺中由金属导线28连接至IC芯片27的键合焊盘，外引脚作为连接外部电路的通道。形成台阶式结构24b，台阶式结构24b具有台阶式结构表面24a。在本实施例中，蚀刻液的喷淋方式优先采用上喷淋方式，并且可以在蚀刻液中加入少量的有机物，以减少蚀刻液对薄板基材20的侧蚀效应，由于采用金属材料层22作为蚀刻的抗蚀层，蚀刻液优先选择碱性蚀刻液，如碱性氯化铜蚀刻液、氯化铵等碱性蚀刻液，以减少蚀刻液对金属材料层22的破坏作用。
请参照图5I，通过粘贴材料26将IC芯片27配置于引线框架上表面20a的金属材料层22位置，且固定于芯片载体202的中央部位，在本实施例中，粘贴材料26可以是粘片胶带、含银颗粒的环氧树脂等材料，配置IC芯片27后，需对粘贴材料26进行高温烘烤固化，以增强与IC芯片27、金属材料层22的结合强度。
请参照图5J，IC芯片27上的多个键合焊盘通过金属导线28连接至多个配置有金属材料层22的内引脚和配置有金属材料层22的芯片载体202上，以实现电气互联和接地，在本实施例中，金属导线28是金线、铝线、铜线以及镀钯铜线等。
请参照图5K，采用注塑方法，通过高温加热，用低吸水率、低应力的环保型塑封材料29包覆密封IC芯片27、粘贴材料26、金属导线28、引线框架201的部分区域和金属材料层22，在本实施例中，塑封材料29可以是热固性聚合物等材料，所填充的绝缘填充材料25具有与塑封材料29相似的物理性质，例如热膨胀系数，以减少由热失配引起的产品失效，提高产品的可靠性，绝缘填充材料25与塑封材料29可以是同一种材料。塑封后进行烘烤后固化，塑封材料29和绝缘填充材料25与具有台阶式结构24b的引线框架201具有相互锁定功能，可以有效防止引线框架201与塑封材料29和绝缘填充材料25的分层以及引脚203或芯片载体202的脱落，而且有效阻止湿气沿着引线框架201与塑封材料29和绝缘填充材料25的结合界面扩散到封装体内部，提高了封装体的可靠性。待后固化后，对产品阵列进行激光打印。
请参照图5L，切割多圈引脚排列QFN分离产品阵列，彻底切割分离塑封材料29和绝缘填充材料25形成单个多圈引脚排列QFN封装件200，在本实施例中，单个产品分离方法是刀片切割、激光切割或者水刀切割等方法，且仅切割塑封材料29和绝缘填充材料25，不切割引线框架金属材料，图5L中仅绘制出切割分离后的2个多圈引脚排列QFN封装件200。
对本发明的实施例的描述是出于有效说明和描述本发明的目的，并非用以限定本发明，任何所属本领域的技术人员应当理解：在不脱离本发明的发明构思和范围的条件下，可对上述实施例进行变化。故本发明并不限定于所披露的具体实施例，而是覆盖权利要求所定义的本发明的实质和范围内的修改。

Claims (5)

1.一种多圈引脚排列四边扁平无引脚封装件结构的制造方法，所述的一种多圈引脚排列四边扁平无引脚封装件结构，包括：
引线框架，沿厚度方向具有台阶式结构，具有上表面、下表面和台阶表面，其中引线框架包括芯片载体、多个引脚：
芯片载体，配置于引线框架中央部位，横截面形状呈矩形状，芯片载体四边边缘部位沿厚度方向具有台阶式结构，以及
多个引脚，配置于芯片载体四周，围绕芯片载体呈多圈排列，沿厚度方向具有台阶式结构，其中每个引脚包括配置于该上表面的内引脚和配置于该下表面的外引脚；
金属材料层，配置于引线框架的上表面和下表面位置；
IC芯片，配置于引线框架上表面位置的金属材料层上，且配置于芯片载体的中央部位；
绝缘填充材料，配置于引线框架的台阶式结构下；
粘贴材料，配置于IC芯片与引线框架上表面的金属材料层中间，固定IC芯片于芯片载体上；
金属导线，IC芯片上的多个键合焊盘通过金属导线分别连接至多个配置有金属材料层的内引脚和配置有金属材料层的芯片载体的上表面；
塑封材料，包覆密封上述IC芯片、粘贴材料、金属导线、引线框架的部分区域和部分金属材料层，暴露出配置于引线框架下表面的金属材料层；
其特征在于包括：
配置掩膜材料层，在薄板基材的上表面和下表面配置具有窗口的掩膜材料层图形；
配置金属材料层，在配置于薄板基材上表面和下表面的掩膜材料层的窗口中配置金属材料层；
下表面选择性部分蚀刻，移除薄板基材下表面的掩膜材料层，以金属材料层为抗蚀层，对薄板基材下表面进行选择性部分蚀刻，形成凹槽；
配置绝缘填充材料，在薄板基材下表面经选择性部分蚀刻形成的凹槽中填充绝缘材料；
上表面选择性部分蚀刻，移除薄板基材上表面的掩膜材料层，以金属材料层为阻蚀层，对薄板基材上表面进行选择性部分蚀刻，形成具有台阶式结构的引线框架，包括分离的芯片载体和多圈引脚；
配置IC芯片，通过粘贴材料将IC芯片配置于引线框架上表面的金属材料层位置，且固定于芯片载体的中央部位；
金属导线键合连接，IC芯片上的多个键合焊盘通过金属导线分别连接至多个配置有金属材料层的内引脚和配置有金属材料层的芯片载体上；
形成塑封体，用塑封材料包覆密封IC芯片、粘贴材料、金属导线、引线框架部分区域和部分金属材料层，塑封后进行烘烤后固化；
切割分离形成单个封装件，切割分离形成独立的单个封装件。
2.根据权利要求1所述的方法，其特征在于，上述配置掩膜材料层，具有抗蚀性能，直接通过丝网印刷制作形成，或者通过涂布光致湿膜或者粘贴光致干膜，经感光成像制作形成。
3.根据权利要求1所述的方法，其特征在于，引线框架是以掩膜材料层为抗蚀层，对薄板基材上表面和下表面选择性部分蚀刻制作形成。
4.根据权利要求1所述的方法，其特征在于，经该蚀刻形成的分离的芯片载体和多圈引脚由绝缘填充材料连接固定。
5.根据权利要求1所述的方法，其特征在于，切割分离形成单个封装件，是用刀片切割、激光切割或者水刀切割方法切割，且仅切割塑封材料和绝缘填充材料。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102354691B (zh) * 2011-11-04 2013-11-06 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
CN102629599B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
CN103050451A (zh) * 2012-12-17 2013-04-17 华天科技（西安）有限公司 一种双排引脚四面扁平无引脚封装件及其绝缘处理方法
CN103165475B (zh) * 2012-12-17 2016-05-18 北京工业大学 一种半导体封装器件的制造方法
CN103474358A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 多圈qfn封装引线框架制备方法
US10186478B2 (en) * 2016-12-30 2019-01-22 Texas Instruments Incorporated Packaged semiconductor device with a particle roughened surface
CN107093563A (zh) * 2017-03-08 2017-08-25 安徽国晶微电子有限公司 一种集成电路封装工艺
CN107492536B (zh) * 2017-08-09 2019-08-23 林英洪 引线框及其制作工艺
CN110676177A (zh) * 2019-09-29 2020-01-10 东莞市佳骏电子科技有限公司 一种贴片式半导体器件的防折弯加工方法
CN111276461A (zh) * 2020-02-19 2020-06-12 青岛歌尔微电子研究院有限公司 一种方形扁平无引脚封装结构及其制备方法、以及电子器件
CN112259462B (zh) * 2020-10-14 2022-06-07 天水华洋电子科技股份有限公司 一种引线框架结构、加工装置及加工方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131979A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 电镀于封胶内的无外引脚半导体封装构造及其制造方法
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN101740528A (zh) * 2008-11-12 2010-06-16 力成科技股份有限公司 增进散热的无外引脚式半导体封装构造及其组合
CN101877334A (zh) * 2009-04-28 2010-11-03 钰桥半导体股份有限公司 具散热增益的半导体装置
CN102354691A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
CN202275815U (zh) * 2011-11-04 2012-06-13 北京工业大学 一种高密度四边扁平无引脚封装

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131979A (zh) * 2006-08-22 2008-02-27 南茂科技股份有限公司 电镀于封胶内的无外引脚半导体封装构造及其制造方法
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN101740528A (zh) * 2008-11-12 2010-06-16 力成科技股份有限公司 增进散热的无外引脚式半导体封装构造及其组合
CN101877334A (zh) * 2009-04-28 2010-11-03 钰桥半导体股份有限公司 具散热增益的半导体装置
CN102354691A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
CN202275815U (zh) * 2011-11-04 2012-06-13 北京工业大学 一种高密度四边扁平无引脚封装

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