CN110676177A - 一种贴片式半导体器件的防折弯加工方法 - Google Patents

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Abstract

本发明系提供一种贴片式半导体器件的防折弯加工方法，依次包括以下步骤：准备厚度为D的铜基板；背面半蚀刻，对铜基板的背面蚀刻形成深度为P的第一凹槽，P<D；背面刷胶，向铜基板的背面刷绝缘胶，绝缘胶固化后形成绝缘垫层；背面磨板，对铜基板的背面进行打磨，直至铜基板的背面暴露在外界环境中；正面半蚀刻，对铜基板的正面蚀刻形成深度为Q的第二凹槽，Q＝D‑P；焊线封装，通过导线连接半导体芯片和对应导电脚的正面。本发明将铜基板的蚀刻步骤分为两次半蚀刻完成，且在第一次蚀刻加工和第二次蚀刻加工之间进行刷胶加工，能够在倒L形导电脚的悬空部分下形成抗压垫块，可有效避免焊线过程中导电脚被压坏。

Description

一种贴片式半导体器件的防折弯加工方法
技术领域
本发明涉及半导体器件加工，具体公开了一种贴片式半导体器件的防折弯加工方法。
背景技术
半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。半导体器件主要包括插件式和贴片式两种。
现有技术中，贴片式半导体器件加工的主要步骤为蚀刻、焊线和封装，部分半导体器件蚀刻铜基板获得的导电脚为倒L形，半导体芯片和导线焊接于导电脚的悬空部分，焊线过程中，导电脚的悬空部分容易被压至变形，会影响贴片式半导体器件的性能，甚至变形的导电脚会导致贴片式半导体器件内部发生短路，最终导致贴片式半导体器件报废。
发明内容
基于此，有必要针对现有技术问题，提供一种贴片式半导体器件的防折弯加工方法，能够在倒L形引脚的悬空部分下形成抗压垫块，可有效避免焊线过程中导电脚被压坏。
为解决现有技术问题，本发明公开一种贴片式半导体器件的防折弯加工方法，依次包括以下步骤：
S1、准备厚度为D的铜基板；
S2、背面半蚀刻，对铜基板的背面蚀刻形成n个深度为P的第一凹槽，n为大于1的整数，P<D；
S3、背面刷胶，向铜基板的背面刷绝缘胶，绝缘胶固化后形成绝缘垫层，绝缘垫层覆盖在铜基板的背面并填充于第一凹槽中；
S4、背面磨板，对铜基板的背面进行打磨，直至铜基板的背面暴露在外界环境中，第一凹槽内形成抗压垫块；
S5、正面半蚀刻，对铜基板的正面蚀刻形成n个深度为Q的第二凹槽，Q＝D-P，第二凹槽在铜基板背面的投影位于抗压垫块内，被第一凹槽和第二凹槽贯穿的铜基板形成n+1个呈倒L形的导电脚；
S6、焊线封装，将半导体芯片焊接在导电脚的正面，通过导线连接半导体芯片和对应导电脚的正面，封装后获得贴片式半导体器件。
进一步的，S2中，0.4D≤P≤0.8D。
进一步的，S2中对铜基板的背面蚀刻的步骤为：向铜基板的背面和正面覆盖感光膜，将菲林掩盖在铜基板感光膜上曝光后，铜基板的背面形成具有蚀刻缺口的第一背面保护膜，铜基板1的正面形成全面覆盖的第一正面保护膜，再将铜基板放入蚀刻液中蚀刻，最后去除第一背面保护膜和第一正面保护膜。
进一步的，S2获得第一凹槽后还包括以下步骤：对铜基板进行清洗，再烘干。
进一步的，S3中向铜基板背面刷绝缘胶的步骤的背面注入绝缘胶，再使用刮刀对铜基板背面的绝缘胶进行刮胶。
进一步的，S5中对铜基板的正面蚀刻的步骤为：向铜基板的背面和正面覆盖感光膜，将菲林掩盖在铜基板感光膜上曝光后，铜基板的正面形成具有蚀刻缺口的第二正面保护膜，铜基板的背面形成全面覆盖的第二背面保护膜，再将铜基板放入蚀刻液中蚀刻，最后去除第二背面保护膜和第二正面保护膜。
进一步的，S5中获得第二凹槽后还包括以下步骤：对铜基板进行清洗，再烘干。
进一步的，S6中将半导体芯片焊接在导电脚的正面前还包括以下步骤：对导电脚的背面和正面进行电镀导电金属，导电脚的背面和正面形成导电金属层。
进一步的，S6中导电金属为镍、铅、金或铜。
本发明的有益效果为：本发明公开一种贴片式半导体器件的防折弯加工方法，将铜基板的蚀刻步骤分为两次半蚀刻完成，且在第一次蚀刻加工和第二次蚀刻加工之间进行刷胶加工，能够在倒L形导电脚的悬空部分下形成抗压垫块，形成可靠的支撑效果，可有效避免焊线过程中导电脚被压坏，此外，整体加工操作简单流畅，获得抗压垫块的加工无需进行额外的开模，可有效节省成本。
附图说明
图1为本发明加工流程各步骤的结构示意图。
图2为本发明另一实施例的加工流程各步骤的结构示意图。
附图标记为：铜基板10、第一凹槽11、第二凹槽12、导电脚13、绝缘垫层20、抗压垫块21、导电金属层30、贴片式半导体器件40。
具体实施方式
为能进一步了解本发明的特征、技术手段以及所达到的具体目的、功能，下面结合附图与具体实施方式对本发明作进一步详细描述。
参考图1、图2。
本发明实施例公开一种贴片式半导体器件的防折弯加工方法，如图1所示，依次包括以下步骤：
S1、准备厚度为D的铜基板10；
S2、背面半蚀刻，对铜基板10的背面蚀刻形成n个深度为P的第一凹槽11，n为大于1的整数，P<D；
S3、背面刷胶，向铜基板10的背面刷绝缘胶，绝缘胶固化后形成绝缘垫层20，绝缘垫层20覆盖在铜基板10的背面并填充于第一凹槽11中；
S4、背面磨板，对铜基板10的背面进行打磨，直至铜基板10的背面暴露在外界环境中，即直至绝缘垫层20不覆盖铜基板10的背面，第一凹槽11内形成抗压垫块21；
S5、正面半蚀刻，对铜基板10的正面蚀刻形成n个深度为Q的第二凹槽12，Q＝D-P，Q<D，第二凹槽12在铜基板10背面的投影位于抗压垫块21内，即第二凹槽12在铜基板10背面的投影小于第一凹槽11的开口面积，抗压垫块21的表面形成第二凹槽12的槽底，被第一凹槽11和第二凹槽12贯穿的铜基板10形成n+1个呈倒L形的导电脚13，抗压垫块21位于导电脚13悬空部分的底下；
S6、焊线封装，将半导体芯片焊接在导电脚13的正面，通过导线连接半导体芯片和对应导电脚13的正面，抗压垫块21垫于导电脚13悬空部分的底下，可有效避免导电脚13因受焊接过程中的压力而变形影响性能，即将半导体芯片焊接在铜基板10的正面，通过导线连接半导体芯片和铜基板10正面的各线路，焊接半导体芯片和导线时，抗压垫块21垫于铜基板10的正面下，能够有效抵抗源自焊接操作的压力，避免形成变形等不良结构，将焊接好的组件放入注塑机注塑封装后获得贴片式半导体器件40。
本发明将铜基板10的蚀刻步骤分为两次半蚀刻完成，且在第一次蚀刻加工和第二次蚀刻加工之间进行刷胶加工，能够在倒L形导电脚13的悬空部分下形成抗压垫块21，形成可靠的支撑效果，可有效避免焊线过程中导电脚13被压坏，此外，整体加工操作简单流畅，获得抗压垫块21的加工无需进行额外的开模，可有效节省成本，而根据正常的加工方法，获得抗压垫块的方法是蚀刻后将铜基板放入模具中进行注塑，需要进行额外的开模。
在本实施例中，S2中，0.4D≤P≤0.8D，优选地，P＝0.7D，Q＝0.3D。
在本实施例中，S2中对铜基板10的背面蚀刻的具体步骤为：向铜基板10的背面和正面覆盖感光膜，感光膜可以为干膜或湿膜，将对应的菲林掩盖在铜基板10感光膜上曝光后，铜基板10的背面形成具有蚀刻缺口的第一背面保护膜，铜基板10的正面形成全面覆盖无缺口的第一正面保护膜，再将铜基板10放入蚀刻液中蚀刻，获得n个深度为P的第一凹槽11，最后去除第一背面保护膜和第一正面保护膜，可通过撕膜或碱液浸泡的方式去除。
在本实施例中，S2获得第一凹槽11后还包括以下步骤：对铜基板10进行清洗，再烘干，能够避免残留物质影响下一步加工。
在本实施例中，S3中向铜基板10背面刷绝缘胶的具体步骤为：向铜基板10的背面注入绝缘胶，优选地，绝缘胶为环氧树脂胶，再使用刮刀对铜基板10背面的绝缘胶进行刮胶，使绝缘胶均匀渗透入第一凹槽11中，同时确保固化成型的绝缘垫层20表面平整。
在本实施例中，S5中对铜基板10的正面蚀刻的具体步骤为：向铜基板10的背面和正面覆盖感光膜，感光膜可以为干膜或湿膜，将对应的菲林掩盖在铜基板10感光膜上曝光后，铜基板10的正面形成具有蚀刻缺口的第二正面保护膜，铜基板10的背面形成全面覆盖无缺口的第二背面保护膜，再将铜基板10放入蚀刻液中蚀刻，获得n个深度为Q的第二凹槽12，最后去除第二背面保护膜和第二正面保护膜，可通过撕膜或碱液浸泡的方式去除。
在本实施例中，S5中获得第二凹槽12后还包括以下步骤：对铜基板10进行清洗，再烘干，能够避免残留物质影响下一步加工。
在本实施例中，如图2所示，S6中将半导体芯片焊接在导电脚13的正面前还包括以下步骤：对导电脚13的背面和正面进行电镀导电金属，即对铜基板10的背面和正面电镀导电金属，导电脚13的背面和正面形成导电金属层30，能够有效提高导电脚13的导电效果。
基于上述实施例，S6中导电金属为镍、铅、金或铜中的一种。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种贴片式半导体器件的防折弯加工方法，其特征在于，依次包括以下步骤：
S1、准备厚度为D的铜基板；
S2、背面半蚀刻，对铜基板的背面蚀刻形成n个深度为P的第一凹槽，n为大于1的整数，P<D；
S3、背面刷胶，向铜基板的背面刷绝缘胶，绝缘胶固化后形成绝缘垫层，绝缘垫层覆盖在铜基板的背面并填充于第一凹槽中；
S4、背面磨板，对铜基板的背面进行打磨，直至铜基板的背面暴露在外界环境中，第一凹槽内形成抗压垫块；
S5、正面半蚀刻，对铜基板的正面蚀刻形成n个深度为Q的第二凹槽，Q＝D-P，第二凹槽在铜基板背面的投影位于抗压垫块内，被第一凹槽和第二凹槽贯穿的铜基板形成n+1个呈倒L形的导电脚；
S6、焊线封装，将半导体芯片焊接在导电脚的正面，通过导线连接半导体芯片和对应导电脚的正面，封装后获得贴片式半导体器件。
2.根据权利要求1所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S2中，0.4D≤P≤0.8D。
3.根据权利要求1所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S2中对铜基板的背面蚀刻的步骤为：向铜基板的背面和正面覆盖感光膜，将菲林掩盖在铜基板感光膜上曝光后，铜基板的背面形成具有蚀刻缺口的第一背面保护膜，铜基板的正面形成全面覆盖的第一正面保护膜，再将铜基板放入蚀刻液中蚀刻，最后去除第一背面保护膜和第一正面保护膜。
4.根据权利要求1或3所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S2获得第一凹槽后还包括以下步骤：对铜基板进行清洗，再烘干。
5.根据权利要求1所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S3中向铜基板背面刷绝缘胶的步骤为：向铜基板的背面注入绝缘胶，再使用刮刀对铜基板背面的绝缘胶进行刮胶。
6.根据权利要求1所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S5中对铜基板的正面蚀刻的步骤为：向铜基板的背面和正面覆盖感光膜，将菲林掩盖在铜基板感光膜上曝光后，铜基板的正面形成具有蚀刻缺口的第二正面保护膜，铜基板的背面形成全面覆盖的第二背面保护膜，再将铜基板放入蚀刻液中蚀刻，最后去除第二背面保护膜和第二正面保护膜。
7.根据权利要求1或6所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S5中获得第二凹槽后还包括以下步骤：对铜基板进行清洗，再烘干。
8.根据权利要求1所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S6中将半导体芯片焊接在导电脚的正面前还包括以下步骤：对导电脚的背面和正面进行电镀导电金属，导电脚的背面和正面形成导电金属层。
9.根据权利要求8所述的一种贴片式半导体器件的防折弯加工方法，其特征在于，S6中导电金属为镍、铅、金或铜。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102420205A (zh) * 2011-11-04 2012-04-18 北京工业大学 一种先进四边扁平无引脚封装及制造方法
CN107492536A (zh) * 2017-08-09 2017-12-19 林英洪 引线框及其制作工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102420205A (zh) * 2011-11-04 2012-04-18 北京工业大学 一种先进四边扁平无引脚封装及制造方法
CN107492536A (zh) * 2017-08-09 2017-12-19 林英洪 引线框及其制作工艺

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