WO2010109788A1 - 半導体素子基板、その製造方法及び半導体装置 - Google Patents

半導体素子基板、その製造方法及び半導体装置 Download PDF

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connection terminal
forming
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戸田順子
馬庭進
塚本健人
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凸版印刷株式会社
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    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a technique of a semiconductor package substrate suitable for mounting a semiconductor element.
  • the present invention relates to a semiconductor element substrate, a semiconductor element substrate manufacturing method, and a semiconductor device using the semiconductor element substrate.
  • outer leads for connection to a printed wiring board are arranged on the side surface of the semiconductor package.
  • the lead frame forms a desired photoresist pattern on both sides of the metal plate and is etched from both sides. As a result, it is possible to obtain an inner lead, an outer lead, and an outer frame portion that fixes these, which are connection portions between the semiconductor element mounting portion and the semiconductor element electrode.
  • the lead frame can be obtained by stamping with a press.
  • the electrode of the semiconductor element and the inner lead are electrically connected using a gold wire or the like. Thereafter, the vicinity of the semiconductor element including the inner lead portion is resin-sealed, the outer frame portion is cut, and the outer lead is bent as necessary.
  • the outer lead installed on the side surface is limited to 200 to 300 pins in a package size of about 30 mm square in view of the processing capability for miniaturization.
  • the semiconductor element substrate includes a wiring 110, an external connection terminal 111, an outer frame part 112, a polyimide resin layer 116, a semiconductor element mounting part 118, and a semiconductor element electrode connection terminal 119.
  • a wiring 110 As shown in FIGS. 11 and 12, in the BGA type lead frame, when the number of external connection terminals 111 increases, the length of the wiring 110 on the connection terminal 119 side of the semiconductor element electrode becomes longer.
  • the wiring 110 is produced by half-etching a metal plate, and the width and thickness of the wiring 110 are small, and there is a problem that the yield is very poor due to the occurrence of bending or bending in the steps after the etching.
  • Patent Document 1 discloses that half etching is performed only on the external connection terminal 111 side, an electrodeposited polyimide layer is formed on the etched surface, and then the semiconductor element electrode connection terminal 119 side is formed by etching. .
  • the fine wiring 110 is supported by the polyimide resin layer 116 although it is a thin film, and the bending and bending of the wiring during the production of the lead frame are avoided.
  • connection terminal 119 when the semiconductor element is mounted on the semiconductor element substrate of this structure and the semiconductor element electrode and the connection terminal 119 are connected by wire bonding, the lower part of the connection terminal 119 is hollow, so that the wire connection force is applied. Therefore, there was a problem that poor connection occurred and the assembly yield was significantly reduced.
  • Patent Document 1 it is presumed that the problem of bonding failure can be avoided to some extent by filling a premold resin instead of the electrodeposited polyimide layer.
  • a premold resin instead of the electrodeposited polyimide layer.
  • the resin shrinks, and the adhesion between the resin and the outer frame part loses the shrinking force of the resin, causing a problem that peeling occurs. did.
  • the present invention provides a semiconductor element substrate, a method for manufacturing the same, and a semiconductor device, which can cope with an increase in the number of electrodes of a semiconductor element, have high reliability, and can be stably manufactured and assembled.
  • a semiconductor element mounting portion, a semiconductor element electrode connection terminal, a wiring, an outer frame portion, four corners of the outer frame portion, and a metal piece that is a part of the metal plate are formed on the first surface of the metal plate.
  • the step of forming a second photoresist pattern for forming the external connection terminal, the outer frame portion and the slit on the second surface of the metal plate is connected to the metal piece and the four corners of the outer frame portion.
  • a metal plate a semiconductor element mounting portion formed on the first surface of the metal plate, and a semiconductor element electrode formed on the first surface of the metal plate.
  • a resin layer filled in the plurality of recesses is provided.
  • a metal plate a semiconductor element mounting portion formed on the first surface of the metal plate, and a semiconductor element electrode formed on the first surface of the metal plate.
  • a resin layer filled in the plurality of recesses and is mounted on the semiconductor element mounting portion of the semiconductor element substrate and electrically connected to the semiconductor element substrate.
  • a semiconductor device a semiconductor device.
  • the present invention it is possible to arrange external connection terminals for connection with a printed wiring board in the form of an array on the entire back surface of the semiconductor element substrate. Further, according to the present invention, since the substrate is based on a lead frame and no plated wiring is used, reliability against thermal stress can be ensured. Furthermore, according to the present invention, no defects such as wiring breakage or bending occur at the time of manufacturing the substrate, and the slit is provided at the time of wire bonding, which is a semiconductor package assembly process. It is possible to prevent the premold resin from being peeled from the metal plate by relieving the stress of the premold resin that occurs when the resin is cured after the recess is filled.
  • FIG. 1 is a partially cutaway plan view showing a part of a semiconductor element substrate according to a first embodiment of the present invention.
  • FIG. 6 is a partially cutaway plan view showing another part of the semiconductor element substrate according to the first embodiment of the present invention.
  • It is a schematic sectional drawing for demonstrating the process of the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention.
  • It is a schematic sectional drawing for demonstrating the other process of the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention.
  • FIG. 1 to 6 are schematic cross-sectional views for explaining a process of the method for manufacturing a semiconductor element substrate according to the first embodiment of the present invention.
  • a first photoresist pattern 2 a of photoresist is formed on the upper surface of the metal plate 1 used in the lead frame, and a second photoresist pattern 2 b is formed on the lower surface of the metal plate 1. Is done.
  • the first photoresist pattern 2 a on the upper surface of the metal plate 1 is used to form the semiconductor element mounting portion 8, the semiconductor element electrode connection terminal 9, the wiring 10, the outer frame portion 5, and the slit 4 on the upper surface of the metal plate 1. (See FIG. 6).
  • the slit 4 penetrates the lower surface of the metal plate 1, but the periphery of the outer frame portion 5 and the metal piece 17 are connected at least at the four corners of the outer frame portion 5.
  • the second photoresist pattern 2b on the lower surface of the metal plate 1 is for forming the external connection terminal 11, the outer frame portion 5 and the slit 4 on the lower surface of the metal plate 1 (see FIG. 6).
  • the slit 4 penetrates the upper surface of the metal plate 1, but the periphery of the outer frame portion 5 and the metal piece 17 are connected at least at the four corners of the outer frame portion 5.
  • any material can be used as long as it has etching processability, mechanical strength, thermal conductivity, expansion coefficient, etc. as a lead frame. Alloys and copper alloys to which various metal elements are added in order to improve mechanical strength are often used.
  • etching is performed from the lower surface of the metal plate 1 using an etching solution that dissolves the metal plate 1 such as ferric chloride solution to form the recess 3 (see FIG. 3). Since the remaining portion of the metal plate 1 finally becomes a wiring, the depth of the concave portion 3 may remain about 10 ⁇ m to 50 ⁇ m so that a fine wiring can be formed at the time of etching on the next upper surface side. preferable.
  • the slit 4 is formed in the outer frame portion 5 by etching from the upper surface side (see FIG. 3).
  • connecting pieces 18 that connect at least four corners of the outer frame part 5 and the metal pieces 17 of the outer frame part 5 are formed in the outer frame part 5 ( (See FIGS. 7 and 8).
  • the stress generated when the resin layer 6 made of the premold resin filled in the recess 3 is cured is relieved, and the resin layer 6 is peeled off from the metal plate 1. Can be prevented.
  • the upper and lower surfaces of the metal plate 1 are reversed and returned to the original state, and then the upper surface of the metal plate 1 is etched to form the semiconductor mounting portion 8, the semiconductor element electrode connection terminal 9, and the wiring 10. Was produced (see FIGS. 5 and 6).
  • FIG. 7 is a partially cutaway plan view showing a part of the semiconductor element substrate according to the first embodiment of the present invention.
  • FIG. 8 is a partially cutaway plan view showing another part of the semiconductor element substrate according to the first embodiment of the present invention.
  • the external connection terminals 11 can be arranged in an array, and it is possible to cope with an increase in the number of pins of the semiconductor element. Further, by forming the slit 4, at least four corners of the outer frame portion 5 are connected to the metal piece 17 by the connecting piece 18.
  • FIG. 9 is a schematic cross-sectional view for explaining a process in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view for explaining a process in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • the same components as those in the first embodiment of the present invention are denoted by the same reference numerals, and the description thereof is omitted.
  • the semiconductor element 12 is mounted on the semiconductor element mounting portion 8 of the semiconductor element substrate 7 by a die attach material 14, and the semiconductor element 12 is connected to the semiconductor element electrode connection terminal 9 by a gold wire 13. .
  • the semiconductor element electrode connection terminal 9 is subjected to nickel-gold plating, tin plating, silver plating or nickel-palladium-gold plating.
  • the lead frame type semiconductor element substrate 7 is placed on a heat block and bonded while being heated.
  • the resin layer 6 exists flush with the lower portion of the semiconductor element electrode connection terminal 9. Because it does not take a hollow structure, it can be assembled without causing poor bonding.
  • the side of the semiconductor element substrate 7 is sealed by transfer molding or potting, and the outer frame portion 5 is separated by a diamond blade or the like, so that it is cut into small pieces.
  • a semiconductor device (semiconductor package) using the semiconductor element substrate 7 is obtained by mounting solder balls on the external connection terminals 11.
  • Example 1 of the present invention relates to an example of manufacturing a semiconductor element substrate of LGA (Land Grid Array) type.
  • LGA Land Grid Array
  • the manufactured LGA package has a size of 10 mm square, and has an external connection terminal 11 having an array of 168 pins on the lower surface of the package.
  • a long strip-like copper alloy metal plate 1 (Furukawa Electric, EFTEC64T) having a width of 150 mm and a thickness of 200 ⁇ m was prepared.
  • EFTEC64T Fluorescent Electrode
  • a photoresist (manufactured by Tokyo Ohka Kogyo Co., Ltd., OFPR4000) is coated on both surfaces of the metal plate 1 to a thickness of 5 ⁇ m with a roll coater, and then at 90 ° C. Pre-baked.
  • pattern exposure is performed from both sides through a photomask having a desired pattern, followed by development with a 1% aqueous sodium carbonate solution, followed by water washing and post-baking, as shown in FIG.
  • the photoresist pattern 2a and the second photoresist pattern 2b were obtained.
  • the first photoresist pattern 2 a on the upper surface (first surface) of the metal plate 1 forms the semiconductor element mounting portion 8, the connection terminal 9 with the semiconductor element electrode, the wiring 10, the outer frame portion 5, and the slit 4. (See FIG. 6).
  • the slit 4 penetrates the second surface of the metal plate 1, but the periphery of the outer frame portion 5 and the metal piece 17 are connected at least at the four corners of the outer frame portion 5.
  • the second photoresist pattern 2 b on the lower surface (second surface) of the metal plate 1 is for forming the external connection terminals 11, the outer frame portion 5, and the slits 4 on the second surface of the metal plate 1. (See FIG. 6).
  • the slit 4 penetrates the first surface of the metal plate 1, but the periphery of the outer frame portion 5 and the metal piece 17 are connected at least at the four corners of the outer frame portion 5.
  • a first etching process is performed from the second surface of the metal plate using a ferric chloride solution.
  • the recess 3 was formed by thinning the portion of the metal plate 1 exposed from the second surface side photoresist pattern 2b to a thickness of 30 ⁇ m (see FIG. 3).
  • the specific gravity of the ferric chloride solution was 1.38 at a liquid temperature of 50 ° C.
  • the 2nd etching process was performed using the ferric chloride solution, and it penetrated to the 1st surface. Slit 4 was formed (see FIG. 3).
  • the specific gravity of the ferric chloride solution was 1.38 at a liquid temperature of 50 ° C.
  • the metal plate 1 having the second surface etched is immersed in an aqueous solution of ammonium persulfate at 30 ° C. and 50 g / L for 5 minutes, and the surface of the etched surface formed by the first and second etchings. Was roughened (not shown). Further, the metal plate 1 was dipped in a predetermined aqueous sodium hydroxide stripping solution, and the photoresist on the second surface was stripped (not shown).
  • thermosetting resin SMC- manufactured by Shin-Etsu Chemical Co., Ltd.
  • 376KF1 376KF1
  • main curing was performed at 180 ° C. for 3 hours, and the resin layer 6 was formed (see FIG. 4).
  • the embedding property of the resin layer 6 which is a thermosetting resin was good, and no defects such as voids were observed.
  • the resin layer 6 which is a thermosetting resin hardly remained on the surface of the external connection terminal 11 and the outer frame portion 5 which were not etched, the surface of the permanganate at 60 ° C. was also used for cleaning the surface.
  • Immersion treatment was performed for about 3 minutes in an aqueous alkali solution (40 g / L potassium permanganate + 20 g / L sodium hydroxide).
  • a third etching process is performed from the first surface side of the metal plate 1 with a ferric chloride solution to be exposed from the photoresist pattern 2a.
  • the part of the metal plate 1 was dissolved and removed, and the semiconductor element mounting portion 8, the semiconductor element electrode connection terminal 9, and the wiring 10 were formed (see FIG. 5).
  • the external connection terminal 11 extends from the semiconductor element electrode connection terminal 9.
  • a back sheet or the like is attached to the second surface side of the metal plate 1 during the third etching process so that unnecessary etching is not performed on the second surface side of the metal plate 1. It is preferred that
  • the photoresist pattern 2a on the first surface of the metal plate 1 was peeled off to obtain a semiconductor element substrate 7 as a desired lead frame type LGA substrate (see FIG. 6).
  • the exposed surface of the metal plate 1 was subjected to electrolytic nickel-gold plating.
  • the thickness of nickel was 5 ⁇ m and the thickness of gold was 0.1 ⁇ m (not shown).
  • the semiconductor element 12 was mounted on the semiconductor element substrate 7, which is a lead frame type LGA substrate, using the die attach material 14, and the die attach material 14 was cured for 1 hour at 150 ° C. Further, the electrode of the semiconductor element 12 and the connection terminal 9 of the semiconductor element electrode were connected by wire bonding using a gold wire having a diameter of 30 ⁇ m (see FIG. 9). The heating temperature for wire bonding was 200 ° C., and when the pull strength of the wire on the side of the connection terminal 9 of the semiconductor element electrode was measured, it was 9 g or more, and a good connection was obtained.
  • the area including the semiconductor element 12 and the connection terminal 9 of the semiconductor element electrode is sealed with a transfer mold resin 15, cut into small pieces, and a semiconductor device (semiconductor package) using the semiconductor element substrate 7 )was gotten.
  • the present invention makes it possible to obtain a lead frame type substrate with reduced defects at the time of manufacturing and at the time of assembling a semiconductor package and improved reliability against thermal stress, and in particular, a multi-pin that cannot be handled by a lead frame type semiconductor package. Applied to package substrate.
  • the present invention it is possible to arrange external connection terminals for connection with a printed wiring board in the form of an array on the entire back surface of the semiconductor element substrate. Further, according to the present invention, since the substrate is based on a lead frame and no plated wiring is used, reliability against thermal stress can be ensured. Furthermore, according to the present invention, no defects such as wiring breakage or bending occur at the time of manufacturing the substrate, and the slit is provided at the time of wire bonding, which is a semiconductor package assembly process. It is possible to prevent the premold resin from being peeled from the metal plate by relieving the stress of the premold resin that occurs when the resin is cured after the recess is filled. Therefore, according to the present invention, it is possible to cope with an increase in the number of electrodes of a semiconductor element, have high reliability, and stably perform fabrication and semiconductor package assembly.

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Abstract

　金属板の第１の面に半導体素子搭載部、半導体素子電極接続端子、配線、外枠部及びスリットを形成するための第１のフォトレジストパターンを形成する工程と、前記金属板の第２の面に外部接続端子、前記外枠部及び前記スリットを形成するための第２のフォトレジストパターンを形成する工程と、前記金属板の一部である金属片と前記外枠部の四隅とがつながるように前記スリットをハーフエッチングによって形成する工程と、前記金属板の前記第２の面に複数の凹部を形成する工程と、前記スリットに入り込まないように前記複数の凹部に樹脂を注入し硬化させて樹脂層を形成する工程と、前記金属板の前記第１の面をエッチングして前記半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び前記外枠部を形成する工程と、を含む、半導体素子基板の製造方法。

Description

半導体素子基板、その製造方法及び半導体装置
　本発明は、半導体素子の実装に好適な半導体パッケージ基板の技術に関する。特に、半導体素子基板、半導体素子基板の製造方法及び半導体素子基板を用いた半導体装置に関する。
　本願は、２００９年３月２５日に、日本に出願された特願２００９－０７５１３９号に基づき優先権を主張し、その内容をここに援用する。
　ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）に代表されるリードフレームを用いた半導体パッケージでは、プリント配線基板との接続のためのアウターリードは、半導体パッケージの側面に配置されている。リードフレームは、金属板の両面に所望のフォトレジストパターンを形成し、両面からエッチングする。これにより、半導体素子搭載部と半導体素子電極との接続部であるインナーリード、アウターリード及びこれらを固定している外枠部を得ることができる。
　また、リードフレームは、エッチング工法以外に、プレスによる打ち抜き加工によっても得ることができる。半導体パッケージの組立工程としては、半導体素子搭載部に半導体素子をダイボンディングしたのち、金ワイヤー等を用いて半導体素子の電極とインナーリードを電気的に接続する。その後、インナーリード部を含む半導体素子の近傍が樹脂封止され、外枠部が断裁され、必要に応じてアウターリードに曲げ加工が施される。
　このように、側面に設置されたアウターリードは、微細化の加工能力からみて、３０ｍｍ角程度のパッケージサイズで２００から３００ピンが限界とされている。
　近年、半導体素子の電極数が増加するにつれて、アウターリードを側面に有するリードフレームタイプの半導体パッケージでは、端子数が対応しきれなくなり、一部、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒａｙ）やＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒａｙ）タイプ等プリント配線基板との外部接続端子がパッケージ基板底面でアレイ状に配置された半導体パッケージへ置き換わってきている。これらに用いられている基板は、両面が銅貼りであるガラスエポキシ基板にドリルで穴を開け、穴内をめっきで導通をとり、一方の面は半導体素子の電極と接続するための端子を、他方の面ではアレイ状に並べた外部接続端子を形成するのが一般的である。
　しかしながら、これらの基板の製造は、工程が複雑になり、コスト高になるとともに、基板内の配線接続にめっきが使用されているため、リードフレームタイプのパッケージに比べ、信頼性が劣るという問題がある。
　このため、リードフレームを両面からエッチングするという工程を利用して、リードフレームを用いたＢＧＡタイプの半導体パッケージ構造が開示されている（例えば、特許文献１参照）。
　これは、表裏のフォトレジストのパターンを変えて、同時にエッチングするか、又は、片側をエッチングした後、エッチング面表層に電着ポリイミド樹脂層を形成した後、又は、プリモールド樹脂を塗布した後、他方の面からエッチングを加えることにより、一方の面には半導体素子電極の接続端子を形成し、他方の面にはアレイ状に外部接続端子を形成するものである。
　図１１及び図１２に従来の半導体素子基板を示す。半導体素子基板は、配線１１０と、外部接続端子１１１と、外枠部１１２と、ポリイミド樹脂層１１６と、半導体素子搭載部１１８と、半導体素子電極接続端子１１９とを含む。図１１及び図１２に示すように、ＢＧＡタイプのリードフレームでは、外部接続端子１１１の数が増加すると、半導体素子電極の接続端子１１９側の配線１１０の長さが長くなる。この配線１１０は、金属板をハーフエッチングして作製するもので、その幅も厚さも小さく、エッチング以降の工程で折れや曲がりが発生して収率は非常に悪くなるという問題があった。
　特許文献１では、まず、外部接続端子１１１の側のみハーフエッチングを行い、エッチング面に電着ポリイミド層を形成した後、半導体素子電極接続端子１１９の側をエッチングで形成することを開示している。これにより、微細な配線１１０は、薄膜ではあるがポリイミド樹脂層１１６で担持され、リードフレーム作製時の配線の折れや曲がりは回避される。
　しかしながら、本構造の半導体素子基板に半導体素子を搭載し、ワイヤーボンディングにより半導体素子電極と接続端子１１９を接続する際、接続端子１１９の下部は中空になっているため、ワイヤー接続の力がかからず、接続不良が発生し、組み立て収率を著しく落とすという問題があった。
　特許文献１では、電着ポリイミド層に代わりプリモールド樹脂を充填することにより、ボンディング不良の問題をある程度回避させることができると推定される。しかし、凹部に充填されたプリモールド樹脂が硬化する際に、樹脂が収縮し、樹脂と外枠部の密着力が樹脂の収縮力に負けてしまうことにより、剥離がおきてしまうという問題が発生した。
日本国特許第３６４２９１１号公報
　本発明は、半導体素子の電極数の増加に対応し、信頼性が高く、作製及び半導体パッケージ組み立てを安定に行うことができる半導体素子基板、その製造方法及び半導体装置を提供する。
　本発明の第１様態は、金属板の第１の面に半導体素子搭載部、半導体素子電極接続端子、配線、外枠部及び前記外枠部の四隅と前記金属板の一部である金属片とがつながるように前記金属板の前記第１の面と前記第１の面とは異なる第２の面とを貫通するスリットを形成するための第１のフォトレジストパターンを形成する工程と、前記金属板の前記第２の面に外部接続端子、前記外枠部及び前記スリットを形成するための第２のフォトレジストパターンを形成する工程と、前記金属片と前記外枠部の四隅とがつながるように前記スリットをハーフエッチングによって形成する工程と、前記金属板の前記第２の面に複数の凹部を形成する工程と、前記スリットに入り込まないように前記複数の凹部に樹脂を注入し硬化させて樹脂層を形成する工程と、前記金属板の前記第１の面をエッチングして前記半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び前記外枠部を形成する工程と、を含む、半導体素子基板の製造方法である。
　本発明の第２様態は、金属板と、前記金属板の第１の面に形成されている半導体素子搭載部と、前記金属板の前記第１の面に形成されている半導体素子電極との接続端子と、前記金属板の前記第１の面に形成されている配線と、前記金属板に形成されている外枠部と、前記外枠部の四隅と前記金属板の一部である金属片とを連結する連結片と、前記金属板の前記第１の面とは異なる第２の面に形成されている外部接続端子と、前記金属板の前記第２の面に形成されている複数の凹部と、前記複数の凹部に充填されている樹脂層と、を含む、半導体素子基板である。
　本発明の第３様態は、金属板と、前記金属板の第１の面に形成されている半導体素子搭載部と、前記金属板の前記第１の面に形成されている半導体素子電極との接続端子と、前記金属板の前記第１の面に形成されている配線と、前記金属板に形成されている外枠部と、前記外枠部の四隅と前記金属板の一部である金属片とを連結する連結片と、前記金属板の前記第１の面とは異なる第２の面に形成されている外部接続端子と、前記金属板の前記第２の面に形成されている複数の凹部と、前記複数の凹部に充填されている樹脂層と、を含む、半導体素子基板と、前記半導体素子基板の前記半導体素子搭載部に搭載され前記半導体素子基板と電気的に接続されている半導体素子と、を含む半導体装置である。
　本発明によれば、プリント配線基板と接続するための外部接続端子を半導体素子基板の裏面全面にアレイ状に配置することが可能であり、半導体素子の多端子化に対応できる。
　また、本発明によれば、リードフレームをベースにした基板であり、めっき配線を使用しないため、熱応力に対する信頼性を確保することができる。さらに、本発明によれば、本基板作製時において、配線の折れや曲がり等の不良が発生せず、半導体パッケージ組み立て工程であるワイヤーボンディング時において、スリットが設けられていることによって、プリモールド樹脂が凹部に充填された後、硬化する際に発生するプリモールド樹脂の応力が緩和されることにより、プリモールド樹脂が金属板から剥離してしまうことを防ぐことが可能となる。
　したがって、本発明によれば、半導体素子の電極数の増加に対応し、信頼性が高く、作製及び半導体パッケージ組み立てを安定に行うことができる。
本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。 本発明の実施の形態１に係る半導体素子基板の一部を示す一部切欠平面図である。 本発明の実施の形態１に係る半導体素子基板の他の部を示す一部切欠平面図である。 本発明の実施の形態２に係る半導体装置の製造方法の工程を説明するための略断面図である。 本発明の実施の形態２に係る半導体装置の製造方法の他の工程を説明するための略断面図である。 従来の半導体素子基板の製造方法の工程を説明するための略断面図である。 従来の半導体素子基板の製造方法の工程を説明するための略断面図である。
　次に、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態１）
　図１～図６は、本発明の実施の形態１に係る半導体素子基板の製造方法の工程を説明するための概略断面である。
　図１及び図２に示すように、リードフレームに用いられる金属板１の上面に、フォトレジストの第１のフォトレジストパターン２ａが、金属板１の下面に、第２のフォトレジストパターン２ｂが形成される。金属板１の上面の第１のフォトレジストパターン２ａは、金属板１の上面に、半導体素子搭載部８、半導体素子電極接続端子９、配線１０、外枠部５及びスリット４を形成するためのものである（図６参照）。スリット４は金属板１の下面に貫通するが、外枠部５の周囲と金属片１７とが少なくとも当該外枠部５の四隅でつながるようにする。
　金属板１の下面の第２のフォトレジストパターン２ｂは、金属板１の下面に外部接続端子１１、外枠部５及びスリット４を形成するためのものである（図６参照）。スリット４は金属板１の上面に貫通するが、外枠部５の周囲と金属片１７とが少なくとも当該外枠部５の四隅でつながるようにする。
　金属板１としては、リードフレームとしてのエッチング加工性、機械的強度、熱伝導性、膨張係数等を有していればいずれの材料を用いて良いが、４２合金に代表される鉄－ニッケル系合金や、機械的強度を向上させるために各種金属元素を添加した銅系合金等が良く用いられる。
　次に、塩化第２鉄液等の金属板１を溶解するエッチング液を用いて金属板１の下面からエッチングが行なわれ、凹部３が形成される（図３参照）。凹部３の深さは、金属板１の残存部が最終的に配線になるため、次の上面側のエッチング時に微細の配線が形成できるように約１０μｍから５０μｍまでの厚さが残されることが好ましい。
　次に、凹部３が貫通しないように、カバーフィルムで覆ったあと、上面側からエッチングが行われることによって、外枠部５にスリット４が形成される（図３参照）。この外枠部５にスリット４が形成されることにより、外枠部５に少なくとも当該外枠部５の四隅と当該外枠部５の金属片１７とを連結する連結片１８が形成される（図７及び図８参照）。
　次に、エッチング加工された金属板１の上下面を逆にして、金属板１の上面に液状のプリモールド樹脂からなる樹脂層６がスリット４に入らないように注入される（図４参照）。
　外枠部５の周囲にスリット４が設けられることによって、凹部３に充填されたプリモールド樹脂からなる樹脂層６が硬化した際に発生する応力が緩和され、樹脂層６が金属板１から剥離することを防ぐことが可能となる。
　さらに、金属板１の上下面を逆にして元に戻した後、金属板１の上面をエッチングして、半導体搭載部８、半導体素子電極接続端子９、配線１０が形成されて半導体素子基板７が作製された（図５及び図６参照）。
　図７は、本発明の実施の形態１に係る半導体素子基板の一部を示す一部切欠平面図である。図８は、本発明の実施の形態１に係る半導体素子基板の他の部を示す一部切欠平面図である。図７及び図８に示すように、外部接続端子１１をアレイ状に配置することができ、半導体素子の多ピン化に対応が可能となった。また、スリット４が形成されることにより、外枠部５の少なくとも四隅が連結片１８により金属片１７とつながっている状態になっている。
（実施の形態２）
　次に、本発明の実施の形態２について、図面を参照して説明する。図９は、本発明の実施の形態２に係る半導体装置の製造方法の工程を説明するための略断面図である。図１０は、本発明の実施の形態２に係る半導体装置の製造方法の工程を説明するための略断面図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されて、その説明が省略される。
　図９に示すように、半導体素子基板７の半導体素子搭載部８の上にダイアタッチ材１４により半導体素子１２が搭載され、半導体素子１２は金線１３で半導体素子電極接続端子９と接続される。必要に応じて、半導体素子電極接続端子９には、ニッケル－金めっき、錫めっき、銀めっき又はニッケル－パラジウム－金めっきが施される。ワイヤーボンディングを行う際、本リードフレーム型の半導体素子基板７がヒートブロックの上に載せられ、加熱しながら接合を行うが、半導体素子電極接続端子９の下部に樹脂層６が面一で存在し、中空構造をとらないため、接合不良を起こさず組み立てることができる。
　最後に、図１０に示すように、半導体素子基板７の側がトランスファーモールド又はポッティングにより封止され、ダイヤモンドブレード等で外枠部５を分離させて、小片化される。ＢＧＡタイプであれば、はんだボールを外部接続端子１１に搭載して、半導体素子基板７を用いた半導体装置（半導体パッケージ）が得られる。
（実施例１）
　次に、本発明の実施例１について、図面を参照して詳細に説明する。本発明の実施例１は、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒａｙ）タイプの半導体素子基板を製造する例についてのものである。
　製造したＬＧＡのパッケージは、サイズが１０ｍｍ角であり、パッケージの下面には１６８ピンのアレイ状の外部接続端子１１を持つものである。
　まず、図１に示すように、幅が１５０ｍｍであり厚みが２００μｍの長尺帯状の銅合金製の金属板１（古河電工製、ＥＦＴＥＣ６４Ｔ）が用意された。次に、図２に示すように、この金属板１の両面に、ロールコーターでフォトレジスト（東京応化（株）製、ＯＦＰＲ４０００）が５μｍの厚さになるようにコーティングされた後、９０℃でプレベークが行われた。
　次に、所望のパターンを有するフォトマスクを介して両面からパターン露光が行われ、その後１％炭酸ナトリウム水溶液で現像処理が行われた後に水洗及びポストベークを行い、図２に示すように第１のフォトレジストパターン２ａ及び第２のフォトレジストパターン２ｂが得られた。
　金属板１の上面（第１の面）の第１のフォトレジストパターン２ａは、半導体素子搭載部８、半導体素子電極との接続端子９、配線１０、外枠部５及びスリット４を形成するためのものである（図６参照）。スリット４は金属板１の第２の面に貫通するが、外枠部５の周囲と金属片１７とが少なくとも当該外枠部５の四隅でつながるようにする。
　金属板１の下面（第２の面）の第２のフォトレジストパターン２ｂは、金属板１の第２の面に外部接続端子１１、外枠部５及びスリット４を形成するためのものである（図６参照）。スリット４は金属板１の第１の面に貫通するが、外枠部５の周囲と金属片１７とが少なくとも当該外枠部５の四隅でつながるようにする。
　次に、金属板１の第１の面側をバックシートで覆って保護した後（図示せず）、塩化第２鉄溶液を用いて金属板の第２の面より第１回目のエッチング処理が行われ、第２の面側のフォトレジストパターン２ｂから露出した金属板１の部位を厚さ３０μｍまで薄くして凹部３が形成された（図３参照）。塩化第２鉄溶液の比重は液温５０℃で１．３８、とした。
　次に、凹部３が貫通しないように、カバーフィルムで保護した後（図示せず）、塩化第２鉄溶液を用いて、第２回目のエッチング処理が行われ、第１の面まで貫通しているスリット４が形成された（図３参照）。塩化第２鉄溶液の比重は液温５０℃で１．３８とした。
　次に、第２の面をエッチングした金属板１を、３０°Ｃ、５０ｇ／Ｌの過硫酸アンモニウム水溶液に５分間浸漬して、第１回目及び第２回目のエッチングで形成されたエッチング面の表面が粗化された（図示せず）。さらに、金属板１が所定の水酸化ナトリウム水溶液系剥離液に浸漬され、第２の面のフォトレジストが剥離された（図示せず）。
　次に、第１回目及び第２回目のエッチングで形成された金属板１の第２の面に、スリット４の部分に入り込まないように、液状の熱硬化性の樹脂（信越化学工業製ＳＭＣ－３７６ＫＦ１）が注入され、１８０°Ｃで３時間だけ本硬化が行われ、樹脂層６が形成された（図４参照）。
　熱硬化樹脂である樹脂層６の埋め込み性は良好で、ボイド等の不良は観察されなかった。外部接続端子１１、外枠部５のエッチングされなかった面上には、ほとんど熱硬化樹脂である樹脂層６が残存しなかったが、その表面洗浄を兼ねて、６０℃の過マンガン酸カリウムのアルカリ水溶液（４０ｇ／Ｌ過マンガン酸カリウム＋２０ｇ／Ｌ水酸化ナトリウム）に３分ほど浸漬処理が行われた。
　次に、金属板１の第１の面側のバックシートを除去後、塩化第２鉄溶液により金属板１の第１の面側より第３回目のエッチング処理が施されフォトレジストパターン２ａから露出した金属板１の部位が溶解除去され、半導体素子搭載部８、半導体素子電極接続端子９、配線１０が形成された（図５参照）。外部接続端子１１は半導体素子電極接続端子９から延在している。なお図示していないが、金属板１の第２の面側に不要なエッチングが行われないように、第３回目のエッチング処理時には金属板１の第２の面側にバックシート等が貼り付けられるのが好ましい。
　次に、金属板１の第１の面のフォトレジストパターン２ａの剥離が行われ、所望のリードフレーム型ＬＧＡ基板である半導体素子基板７が得られた（図６参照）。
　次に、フォトレジストパターン２ａ、２ｂの剥離後、露出した金属板１の面に対し、電解ニッケル－金めっきが施された。ニッケルの厚さは５μｍであり、金の厚さは０．１μｍであった（図示せず）。
　次に、リードフレーム型ＬＧＡ基板である半導体素子基板７にダイアタッチ材１４を用いて半導体素子１２が搭載され、１５０°Ｃで１時間だけダイアタッチ材１４が硬化された。さらに、３０μｍ径の金線を用いて、半導体素子１２の電極と半導体素子電極の接続端子９がワイヤーボンディング接続された（図９参照）。ワイヤーボンディングの加熱温度は２００°Ｃで行われ、半導体素子電極の接続端子９の側のワイヤーのプル強度を測定したところ、９ｇ以上あり、良好な接続が得られた。
　その後、図１０に示すように、半導体素子１２、半導体素子電極の接続端子９を含むエリアがトランスファーモールド樹脂１５により封止され、小片に断裁して半導体素子基板７を用いた半導体装置（半導体パッケージ）が得られた。
　本発明は、製造時の不良及び半導体パッケージ組立時の不良を低減し、熱応力に対する信頼性を高めたリードフレーム型基板を得ることを可能とし、特にリードフレームタイプの半導体パッケージでは対応できない多ピンパッケージ基板に適用される。
　以上、本発明の好適な実施例について説明し例証したが、これらはあくまで発明の例示であって限定的に考慮されるべきものではなく、追加、削除、置換及び他の変更は本発明の範囲を逸脱しない範囲で可能である。即ち、本発明は前述した実施例により限定されるものではなく、請求の範囲により限定されるものである。
　本発明によれば、プリント配線基板と接続するための外部接続端子を半導体素子基板の裏面全面にアレイ状に配置することが可能であり、半導体素子の多端子化に対応できる。
　また、本発明によれば、リードフレームをベースにした基板であり、めっき配線を使用しないため、熱応力に対する信頼性を確保することができる。さらに、本発明によれば、本基板作製時において、配線の折れや曲がり等の不良が発生せず、半導体パッケージ組み立て工程であるワイヤーボンディング時において、スリットが設けられていることによって、プリモールド樹脂が凹部に充填された後、硬化する際に発生するプリモールド樹脂の応力が緩和されることにより、プリモールド樹脂が金属板から剥離してしまうことを防ぐことが可能となる。
　したがって、本発明によれば、半導体素子の電極数の増加に対応し、信頼性が高く、作製及び半導体パッケージ組み立てを安定に行うことができる。
　１　　金属板
　２ａ　　第１のフォトレジストパターン
　２ｂ　　第２のフォトレジストパターン
　３　　凹部
　４　　スリット
　５　　外枠部
　６　　樹脂層
　７　　半導体素子基板
　８　　半導体素子搭載部
　９　　半導体素子電極接続端子
　１０　　配線
　１１　　外部接続端子
　１２　　半導体素子
　１３　　金線
　１４　　ダイアタッチ材
　１５　　トランスファーモールド樹脂
　１６　　電着ポリイミド層
　１７　　金属片
　１８　　連結片
　１１０　　配線
　１１１　　外部接続端子
　１１２　　外枠部
　１１６　　ポリイミド樹脂層
　１１８　　半導体素子搭載部
　１１９　　半導体素子電極接続端子

Claims (3)

  1. 　金属板の第１の面に、半導体素子搭載部、半導体素子電極接続端子、配線、外枠部及び前記外枠部の四隅と前記金属板の一部である金属片とがつながるように前記金属板の前記第１の面と前記第１の面とは異なる第２の面とを貫通するスリットを形成するための第１のフォトレジストパターンを形成する工程と、
    　前記金属板の前記第２の面に外部接続端子、前記外枠部及び前記スリットを形成するための第２のフォトレジストパターンを形成する工程と、
    　前記金属片と前記外枠部の四隅とがつながるように前記スリットをハーフエッチングによって形成する工程と、
    　前記金属板の前記第２の面に複数の凹部を形成する工程と、
    　前記スリットに入り込まないように前記複数の凹部に樹脂を注入し硬化させて樹脂層を形成する工程と、
    　前記金属板の前記第１の面をエッチングして前記半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び前記外枠部を形成する工程と、
    　を含む、半導体素子基板の製造方法。
  2. 　第１の面と前記第１の面とは異なる第２の面とを含む金属板と、
    　前記金属板の前記第１の面に形成されている半導体素子搭載部と、
    　前記金属板の前記第１の面に形成されている半導体素子電極との接続端子と、
    　前記金属板の前記第１の面に形成されている配線と、
    　前記金属板に形成されている外枠部と、
    　前記外枠部の四隅と前記金属板の一部である金属片とを連結する連結片と、
    　前記金属板の前記第２の面に形成されている外部接続端子と、
    　前記金属板の前記第２の面に形成されている複数の凹部と、
    　前記複数の凹部に充填されている樹脂層と、
    　を含む、半導体素子基板。
  3. 　第１の面と前記第１の面とは異なる第２の面とを含む金属板と、
    　前記金属板の前記第１の面に形成されている半導体素子搭載部と、
    　前記金属板の前記第１の面に形成されている半導体素子電極との接続端子と、
    　前記金属板の前記第１の面に形成されている配線と、
    　前記金属板に形成されている外枠部と、
    　前記外枠部の四隅と前記金属板の一部である金属片とを連結する連結片と、
    　前記金属板の前記第２の面に形成されている外部接続端子と、
    　前記金属板の前記第２の面に形成されている複数の凹部と、
    　前記複数の凹部に充填されている樹脂層と、
    　を含む、半導体素子基板と、
    　前記半導体素子基板の前記半導体素子搭載部に搭載され前記半導体素子基板と　電気的に接続されている半導体素子と、
    　を含む、半導体装置。
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