KR101478509B1 - 반도체 패키지 제조용 원 레이어 기판 제조 방법 - Google Patents

반도체 패키지 제조용 원 레이어 기판 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 제조용 원 레이어 기판 제조 방법에 관한 것으로서, 더욱 상세하게는 원 레이어 기판의 제조 공정 중 에칭 공정수 절감 및 제조 비용 절감을 도모할 수 있도록 한 반도체 패키지 제조용 원 레이어 기판 제조 방법에 관한 것이다.
즉, 본 발명은 기존의 원 레이어 기판을 제작하기 위하여 3회 이상 여러번의 에칭 공정을 진행하는 것과 달리, 1회 또는 2회의 그라인딩 공정만으로 원 레이어 기판을 간단하게 제작할 수 있도록 한 반도체 패키지 제조용 원 레이어 기판 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 원 레이어 기판 제조 방법{Method for manufacturing one layer substrate}
본 발명은 반도체 패키지 제조용 원 레이어 기판 제조 방법에 관한 것으로서, 더욱 상세하게는 원 레이어 기판의 제조 공정 중 에칭 공정수 절감 및 제조 비용 절감을 도모할 수 있도록 한 반도체 패키지 제조용 원 레이어 기판 제조 방법에 관한 것이다.
일반적으로, 각종 전자기기의 마더보드 등에 탑재되는 반도체 장치 즉, 반도체 패키지는 용도에 따라 여러가지 형태로 제작되고 있고, 기본적으로 반도체 칩이 탑재되는 기판과, 반도체 칩과 기판 간을 도전 가능하게 연결하는 도전성 연결수단과, 기판으로부터 외부로 신호를 입출력시키는 입출력단자 등을 포함하고 있다.
상기 기판은 반도체 패키지의 용도 및 규격에 따라 리드프레임, 인쇄회로기판, 회로필름, 수지층과 구리 재질의 리드프레임이 혼재된 원레이어 리드프레임 기판 등을 들 수 있다.
여기서, 종래의 원 레이어 기판(one layer substrate)을 제조하는 방법을 첨부한 도 5를 참조로 설명하면 다음과 같다.
먼저, 일정 면적의 금속 박판(10)의 저면에 수지가 채워지는 충진홈(12)이 1차 에칭 공정에 의하여 일정 간격으로 형성된다.(S301)
다음으로, 상기 금속 박판(10)에 형성된 충진홈(12)에 수지가 충진되었을 때, 수지가 충진홈(12)의 표면에 잘 부착되도록 충진홈(12)의 표면에 일정 수준의 거칠기를 주는 거칠기 처리(roughness treatment)를 한다.(S302)
이때, 거칠기 처리는 마이크로 에칭(Micro etching)을 이용한다.
이어서, 상기 금속 박판(10)의 충진홈(12)내에 수지(14)를 충진하되, 충진홈(12)에 수지가 가득 채워짐을 보장하기 위하여 금속 박판(10)의 저면(충진홈 주변)에도 수지(14)가 도포되는 상태가 되도록 한다.(S303)
다음으로, 상기 금속 박판(10)의 저면에 도포된 수지(14)를 갈아내는 그라인딩 공정을 진행하여, 금속 박판(10)의 저면과 충진홈(12)에 충진된 수지(14)의 표면이 동일 평면이 되도록 한다.(S304)
이때, 상기 금속 박판(10)의 저면에서 충진홈(12)에 충진된 수지(14)의 사이는 솔더볼과 같은 입출력단자가 융착되는 볼랜드 자리면(16)이 되는 바, 입출력단자의 선단부가 볼랜드 자리면(16)내로 삽입 안착되도록 볼랜드 자리면(16)을 추가로 에칭하는 2차 에칭 공정이 더 진행된다.(S305)
따라서, 상기 볼랜드 자리면(16)이 수지(12)의 표면보다 더 안쪽으로 들어간 상태가 되어, 후술하는 바와 같이 솔더볼과 같은 입출력단자(18)의 선단부가 볼랜드 자리면(16)쪽으로 안정적으로 삽입 안착될 수 있고, 별도의 솔더링(soldering)에 의하여 입출력단자(18)가 볼랜드 자리면(16)에 용이하게 일체로 융착될 수 있다.
다음으로, 상기 금속 박판(10)의 상면에 소정의 회로패턴을 반도체 칩과 전기적으로 접속 가능한 본드핑거를 포함하는 회로패턴을 형성하기 위한 3차 에칭 공정이 진행된다.(S306)
이렇게 금속 박판(10)의 상면에 3차 에칭 공정이 진행됨에 따라, 수지(14)의 상면까지의 깊이를 갖는 다수의 패턴 홈(20)이 형성되는 동시에 금속 박판(10)의 상면에서 각 패턴 홈(20)의 사이면에는 반도체 칩과 도전성 와이어 또는 플립칩과 같은 도전성 연결수단(24)이 연결되는 본드핑거(22)가 독립적으로 형성된다.
이때, 상기 각 본드핑거(22)와 일치하는 아래쪽의 볼랜드 자리면(16)도 독립적으로 분리된 상태가 된다.
마지막으로, 상기 본드핑거(22) 및 볼랜드 자리면(16) 등의 표면에 도전성 연결수단 또는 입출력단자가 용이하게 융착될 수 있고, 산화 방지를 목적으로 하는 금속을 도금하는 공정이 더 진행된다.(S307)
이와 같이 금속박판에 대한 3번 이상의 에칭 공정 및 1번 이상의 그라인딩 공정 등을 진행하여 종래의 원 레이어 기판(100)이 완성되며, 도 6에서 보듯이 금속 박판(10)의 중앙부분을 에칭공정을 미실시하여 일정 면적의 칩탑재판(26)을 갖는 구조로 제작될 수 있고, 또는 도 7에 보듯이 금속 박판(10)의 중앙부분에도 본드핑거(22)를 형성하여 칩탑재판이 없는 구조로 선택 제작될 수 있다.
종래의 원 레이어 기판을 이용한 반도체 패키지는 칩탑재판이 있는 경우, 기판(100)의 칩탑재판(26)에 반도체 칩(30)을 부착하는 단계와, 반도체 칩(30)의 전기적 신호 입출력단자인 본딩패드와 기판(100)의 본드핑거(22) 간을 도전성 와이어인 도전성 연결수단(24)으로 연결하는 단계와, 반도체 칩(30)과 도전성 연결수단(24) 등을 외부로부터 보호하기 위하여 기판(100)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(32)를 몰딩하여 반도체 칩(30)과 도전성 연결수단(24) 등을 봉지시키는 단계와, 그리고 볼랜드 자리면(16)에 솔더볼과 같은 입출력단자(18)을 융착시키는 단계를 통하여 첨부한 도 6에 도시된 바와 같은 구조로 제조된다.
종래의 원 레이어 기판을 이용한 반도체 패키지는 칩탑재판이 없는 경우, 반도체 칩(30)의 본딩패드에 범프와 같은 도전성 연결수단(24)이 미리 융착하여, 도전성 연결수단(24)을 기판(100)의 각 본드핑거(22)에 융착시킴으로써, 기판(100)에 대한 칩 부착이 이루어지는 단계와, 반도체 칩(30)과 도전성 연결수단(24) 등을 외부로부터 보호하기 위하여 기판(100)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(32)를 몰딩하여 반도체 칩(30)과 도전성 연결수단(24) 등을 봉지시키는 단계와, 그리고 볼랜드 자리면(16)에 솔더볼과 같은 입출력단자(18)을 융착시키는 단계를 통하여 첨부한 도 7에 도시된 바와 같은 구조로 제조된다.
그러나, 상기한 종래의 원 레이어 기판은 비교적 간단한 구조임에도 불구하고, 여러번(적어도 3회 이상)의 에칭 공정을 진행함에 따라, 제조 공정수가 증가하는 원인이 되고 있고, 그에 따른 제조 비용 상승을 초래하는 문제점이 있다.
본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 기존의 원 레이어 기판을 제작하기 위하여 3회 이상 여러번의 에칭 공정을 진행하는 것과 달리, 1회 또는 2회의 그라인딩 공정만으로 원 레이어 기판을 간단하게 제작할 수 있도록 한 반도체 패키지 제조용 원 레이어 기판 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 일정 면적의 금속 박판의 상면에 하프 에칭에 의한 다수의 회로패턴용 라인홈을 형성하는 단계와; 상기 라인홈내에 수지를 충진하는 단계와; 상기 금속 박판의 상면과 수지의 표면이 동일 평면을 이루도록 수지의 상단부를 1차로 그라인딩하는 단계와; 상기 수지의 저면이 노출될 때까지 금속 박판의 저면을 2차로 그라인딩하는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법을 제공한다.
본 발명의 일 구현예에서, 상기 금속 박판의 상면에 다수의 라인홈을 형성하는 단계 후, 각 라인홈의 사이영역은 회로패턴라인으로 형성되고, 이 회로패턴라인의 상면은 반도체 칩과의 전기적 연결을 위한 도전성 연결수단이 부착되는 본드핑거로 형성되는 것을 특징으로 한다.
본 발명의 일 구현예에서, 상기 1차 그라인딩 및 2차 그라인딩 후, 금속 박판은 다수의 회로패턴라인으로 분리되고, 분리된 회로패턴라인의 저면은 입출력단자가 융착되는 볼랜드 자리면으로 형성되는 것을 특징으로 한다.
본 발명의 일 구현예에서, 상기 2차 그라인딩 후, 각 회로패턴라인의 상하면에 도전성 연결수단 및 입출력단자와의 금속 결합력을 갖는 금속으로 도금층을 형성하는 단계가 더 진행되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 일정 면적의 금속 박판의 상면에 하프 에칭에 의한 다수의 회로패턴용 라인홈을 형성하는 단계와; 상기 라인홈내에 수지를 충진하되, 라인홈의 깊이보다 낮게 충진하는 단계와; 상기 수지의 저면이 노출될 때까지 금속 박판의 저면을 그라인딩하는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 금속 박판의 상면에 다수의 라인홈을 형성하는 단계 후, 각 라인홈의 사이영역은 회로패턴라인으로 형성되고, 이 회로패턴라인의 상면은 반도체 칩과의 전기적 연결을 위한 도전성 연결수단이 부착되는 본드핑거로 형성되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 그라인딩 단계 후, 금속 박판은 다수의 회로패턴라인으로 분리되고, 분리된 회로패턴라인의 저면은 입출력단자가 융착되는 볼랜드 자리면으로 형성되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 그라인딩 단계 후, 각 회로패턴라인의 상하면에는 도전성 연결수단 및 입출력단자와의 금속 결합력을 갖는 금속이 도금되는 단계가 더 진행되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따른 기존의 원 레이어 기판을 제작하기 위하여 3회 이상 여러번의 에칭 공정을 진행하는 것과 달리, 1회 또는 2회의 그라인딩 공정만으로 원 레이어 기판을 보다 간단한 구조로 제작할 수 있고, 그에 따라 기존의 에칭 공정에 따른 공정수에 비하여 공정수를 크게 절감하는 동시에 에칭 공정 생략에 따른 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조용 원 레이어 기판 제조 방법을 도시한 개략적 단면도,
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 원 레이어 기판 제조 방법을 도시한 개략적 단면도,
도 3 및 도 4는 본 발명에 따른 반도체 패키지 제조용 원 레이어 기판을 이용하여 제조되는 반도체 패키지를 보여주는 개략적 단면도,
도 5는 종래의 반도체 패키지 제조용 원 레이어 기판 제조 방법을 도시한 개략적 단면도,
도 6 및 도 7은 종래의 원 레이어 기판을 이용하여 제조된 반도체 패키지를 보여주는 개략적 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조용 원 레이어 기판 제조 방법을 첨부한 도 1을 참조로 설명하면 다음과 같다.
먼저, 일정 크기의 패널(panel) 단위 또는 릴(reel) 타입으로 공급되는 금속 박판(10)의 상면에 다수의 회로패턴용 라인홈(34)을 하프 에칭 공정을 이용하여 형성한다(S101).
다음으로, 상기 회로패턴용 라인홈(34)내에 수지(14)를 충진하되, 라인홈(34)에 수지가 가득 채워짐을 보장하기 위하여 금속 박판(10)의 상면(라인홈 주변)에도 수지(14)가 도포되는 상태가 되도록 한다.(S102)
이때, 상기 금속 박판(10)에 형성된 라인홈(34)에 수지가 충진되었을 때, 수지가 라인홈(34)의 표면에 잘 부착되도록 라인홈(34)의 표면에 일정 수준의 거칠기를 주는 거칠기 처리(roughness treatment)를 할 수 있다.
이어서, 상기 금속 박판(10)의 상면과 수지(14)의 표면이 동일 평면을 이루도록 수지(14)의 상단부를 1차로 그라인딩하는 단계가 진행된다.(S103)
즉, 금속 박판(10)의 상면에 도포된 수지(14) 및 그 찌꺼기 등을 제거하고자, 라인홈(34)내의 수지(14)를 제외한 라인홈(34) 주변의 수지(14)를 1차 그라인딩 공정을 통하여 제거함으로써, 금속 박판(10)의 상면과 수지(14)의 표면이 서로 동일 평면이 되도록 한다.
이렇게 상기 금속 박판(10)의 상면에 다수의 라인홈(34)을 형성하여 수지(14)을 충진함으로써, 각 라인홈(34)의 사이영역은 독립적으로 분리되는 다수의 회로패턴라인(36)으로 형성되고, 각 회로패턴라인(36)의 상면에서 일끝 또는 타끝단부는 반도체 칩과의 전기적 연결을 위한 도전성 연결수단(24)이 부착되는 본드핑거(22)로 형성된다.
다음으로, 상기 수지(14)의 저면이 노출될 때까지 금속 박판(10)의 저면을 2차로 그라인딩하는 단계가 진행된다.(S104)
따라서, 상기 금속 박판(10)에 형성된 다수의 회로패턴라인(36)이 완전히 독립적으로 분리되는 상태가 되고, 각 회로패턴라인(36)은 각각 독립적으로 배열되는 상태가 된다.
이렇게 상기 1차 그라인딩 및 2차 그라인딩 후, 금속 박판(10)은 다수의 회로패턴라인(36)으로 분리되고, 분리된 각 회로패턴라인(36)의 저면에서 일끝단 또는 타끝단은 입출력단자(18)가 융착되는 볼랜드 자리면(16)으로 형성된다.
한편, 상기 2차 그라인딩 후, 각 회로패턴라인(36)의 상하면에는 산화 방지는 물론 도전성 연결수단(24) 및 입출력단자(18)와의 금속 결합력을 갖는 금속을 무전해 도금한 도금층(38)이 형성된다.(S105)
이와 같이 금속 박판에 대한 회로패턴용 라인홈을 형성하는 에칭 공정 이외에 2번 이상의 간단한 그라인딩 공정 만으로 원 레이어 기판(100)이 손쉽게 제작될 수 있다.
여기서, 본 발명의 다른 실시예에 따른 반도체 패키지 제조용 원 레이어 기판 제조 방법을 첨부한 도 2를 참조로 설명하면 다음과 같다.
먼저, 일정 크기의 패널(panel) 단위 또는 릴(reel) 타입으로 공급되는 금속 박판(10)의 상면에 다수의 회로패턴용 라인홈(34)을 하프 에칭 공정을 이용하여 형성한다(S201).
다음으로, 상기 라인홈(34)내에 수지(14)를 충진하되, 라인홈의 깊이보다 낮게 충진하는 단계가 진행된다.(S202)
마찬가지로, 상기 금속 박판(10)에 형성된 라인홈(34)에 수지가 충진되었을 때, 수지가 라인홈(34)의 표면에 잘 부착되도록 라인홈(34)의 표면에 일정 수준의 거칠기를 주는 거칠기 처리(roughness treatment)를 할 수 있다.
이렇게 상기 금속 박판(10)의 상면에 다수의 라인홈(34)을 형성하여 수지(14)을 충진함으로써, 각 라인홈(34)의 사이영역은 독립적으로 분리되는 다수의 회로패턴라인(36)으로 형성되고, 각 회로패턴라인(36)의 상면에서 일끝 또는 타끝단부는 반도체 칩과의 전기적 연결을 위한 도전성 연결수단(24)이 부착되는 본드핑거(22)로 형성된다.
이어서, 상기 수지(14)의 저면이 노출될 때까지 금속 박판(10)의 저면을 그라인딩하는 단계가 진행된다.(S203)
따라서, 상기 금속 박판(10)에 형성된 다수의 회로패턴라인(36)이 완전히 독립적으로 분리되는 상태가 되고, 각 회로패턴라인(36)은 각각 독립적으로 배열되는 상태가 된다.
이렇게 상기 그라인딩 후, 금속 박판(10)은 다수의 회로패턴라인(36)으로 각각 분리되고, 분리된 각 회로패턴라인(36)의 저면에서 일끝단 또는 타끝단은 입출력단자(18)가 융착되는 볼랜드 자리면(16)으로 형성된다.
마찬가지로, 상기 그라인딩 후, 각 회로패턴라인(36)의 상하면에는 산화 방지는 물론 도전성 연결수단(24) 및 입출력단자(18)와의 금속 결합력을 갖는 금속을 무전해 도금한 도금층(38)이 형성된다.(S204)
이와 같이 금속 박판에 대한 회로패턴용 라인홈을 형성하는 에칭 공정 이외에 1번의 간단한 그라인딩 공정 만으로 원 레이어 기판(100)이 손쉽게 제작될 수 있다.
한편, 본 발명의 일 실시예 및 다른 실시예에 따른 원 레이어 기판은 도 3에서 보듯이, 금속 박판(10)의 중앙부분에는 라인홈을 형성하는 에칭공정을 미실시하여 일정 면적의 칩탑재판(26)을 갖는 구조로 제작될 수 있고, 또는 도 4에 보듯이 금속 박판(10)의 중앙부분에도 본드핑거(22) 및 볼랜드 자리면(16)을 포함하는 회로패터라인(36)을 형성하여 칩탑재판이 없는 구조로 선택 제작될 수 있다.
상기한 본 발명의 일 실시예 및 다른 실시예에 따른 원 레이어 기판을 이용한 반도체 패키지는 칩탑재판이 있는 경우, 기판(100)의 칩탑재판(26)에 반도체 칩(30)을 부착하는 단계와, 반도체 칩(30)의 전기적 신호 입출력단자인 본딩패드와 기판(100)의 본드핑거(22) 간을 도전성 와이어인 도전성 연결수단(24)으로 연결하는 단계와, 반도체 칩(30)과 도전성 연결수단(24) 등을 외부로부터 보호하기 위하여 기판(100)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(32)를 몰딩하여 반도체 칩(30)과 도전성 연결수단(24) 등을 봉지시키는 단계와, 그리고 볼랜드 자리면(16)에 솔더볼과 같은 입출력단자(18)을 융착시키는 단계를 통하여 첨부한 도 3에 도시된 바와 같은 구조로 제조된다.
본 발명의 일 실시예 및 다른 실시예에 따른 원 레이어 기판을 이용한 반도체 패키지는 칩탑재판이 없는 경우, 반도체 칩(30)의 본딩패드에 범프와 같은 도전성 연결수단(24)이 미리 융착하여, 도전성 연결수단(24)을 기판(100)의 각 본드핑거(22)에 융착시킴으로써, 기판(100)에 대한 칩 부착이 이루어지는 단계와, 반도체 칩(30)과 도전성 연결수단(24) 등을 외부로부터 보호하기 위하여 기판(100)의 상면 전체에 걸쳐 몰딩 컴파운드 수지(32)를 몰딩하여 반도체 칩(30)과 도전성 연결수단(24) 등을 봉지시키는 단계와, 그리고 볼랜드 자리면(16)에 솔더볼과 같은 입출력단자(18)을 융착시키는 단계를 통하여 첨부한 도 4에 도시된 바와 같은 구조로 제조된다.
10 : 금속 박판
12 : 충진홈
14 : 수지
16 : 볼랜드 자리면
18 : 입출력단자
20 : 패턴 홈
22 : 본드핑거
24 : 도전성 연결수단
26 : 칩탑재판
30 : 반도체 칩
32 : 몰딩 컴파운드 수지
34 : 라인홈
36 : 회로패턴라인
38 : 도금층
100 : 원 레이어 기판

Claims (8)

  1. 일정 면적의 금속 박판(10)의 상면에 하프 에칭에 의한 다수의 회로패턴용 라인홈(34)을 형성하는 단계와;
    상기 라인홈(34)내에 수지(14)를 충진하는 단계와;
    상기 금속 박판(10)의 상면과 수지(14)의 표면이 동일 평면을 이루도록 수지(14)의 상단부를 1차로 그라인딩하는 단계와;
    상기 수지의 저면이 노출될 때까지 금속 박판(10)의 저면을 2차로 그라인딩하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  2. 청구항 1에 있어서,
    상기 금속 박판(10)의 상면에 다수의 라인홈(34)을 형성하는 단계 후, 각 라인홈(34)의 사이영역은 회로패턴라인(36)으로 형성되고, 이 회로패턴라인(36)의 상면은 반도체 칩과의 전기적 연결을 위한 도전성 연결수단(24)이 부착되는 본드핑거(22)로 형성되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  3. 청구항 1에 있어서,
    상기 1차 그라인딩 및 2차 그라인딩 후, 금속 박판(10)은 다수의 회로패턴라인(36)으로 분리되고, 분리된 회로패턴라인(36)의 저면은 입출력단자(18)가 융착되는 볼랜드 자리면(16)으로 형성되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  4. 청구항 1에 있어서,
    상기 2차 그라인딩 후, 각 회로패턴라인(36)의 상하면에 도전성 연결수단(24) 및 입출력단자(18)와의 금속 결합력을 갖는 금속으로 도금층(38)을 형성하는 단계가 더 진행되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  5. 일정 면적의 금속 박판(10)의 상면에 하프 에칭에 의한 다수의 회로패턴용 라인홈(34)을 형성하는 단계와;
    상기 라인홈(34)내에 수지(14)를 충진하되, 라인홈의 깊이보다 낮게 충진하는 단계와;
    상기 수지의 저면이 노출될 때까지 금속 박판(10)의 저면을 그라인딩하는 단계;
    로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  6. 청구항 5에 있어서,
    상기 금속 박판(10)의 상면에 다수의 라인홈(34)을 형성하는 단계후, 각 라인홈(34)의 사이영역은 회로패턴라인(36)으로 형성되고, 이 회로패턴라인(36)의 상면은 반도체 칩과의 전기적 연결을 위한 도전성 연결수단(24)이 부착되는 본드핑거(22)로 형성되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  7. 청구항 5에 있어서,
    상기 그라인딩 단계 후, 금속 박판(10)은 다수의 회로패턴라인(36)으로 분리되고, 분리된 회로패턴라인(36)의 저면은 입출력단자(18)가 융착되는 볼랜드 자리면(16)으로 형성되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
  8. 청구항 5에 있어서,
    상기 그라인딩 단계 후, 각 회로패턴라인(36)의 상하면에 도전성 연결수단(24) 및 입출력단자(18)와의 금속 결합력을 갖는 금속으로 도금층(38)을 형성하는 단계가 더 진행되는 것을 특징으로 하는 반도체 패키지 제조용 원 레이어 기판 제조 방법.
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