KR20140086417A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 패키지는, 반도체 패키지의 베이스를 이루는 기판; 상기 기판 위에 형성되며, 기판 위에 실장되는 반도체 칩과 기판 간의 결합을 원활하게 하기 위한 인터포저; 및 상기 인터포저를 개재하여 상기 기판 위에 적층 실장되는 적어도 하나의 반도체 칩을 포함하며, 상기 인터포저에는 접지용 그라운드 레이어(ground layer)가 형성되고, 상기 반도체 칩과 상기 그라운드 레이어 간, 및 상기 기판과 그라운드 레이어 간은 접속 비아(via)를 통해 연결된다.
이와 같은 본 발명에 의하면, 인터포저에 접지 전용 그라운드 레이어를 설치하고 와이어 대신 접속 비아를 통해 연결함으로써, 공통 신호에 대한 안정적인 기준 전압을 공급할 수 있고, 노이즈 감소로 신호의 안정성을 확보할 수 있는 장점이 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 공통 신호에 대한 안정적인 기준 전압을 공급할 수 있고, 노이즈 감소로 신호의 안정성을 확보할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
전자부품의 소형화 및 경박단소화에 따라 하나의 패키지에 여러 칩을 실장하고 있고 이종 칩 간의 적층 시 인터포저가 사용되고 있다.
도 1은 종래 반도체 패키지의 구조를 보여주는 도면이다.
도 1에 도시된 같이, 종래 반도체 패키지는 기판(110)과, 기판(110)상에 인터포저(120)를 매개하여 적층되는 다수의 반도체 칩(130)(140)으로 구성된다.
각 반도체 칩(130)(140)은 접지용의 공통 칩 패드(150)와 신호 전송용 칩 패드(160)를 구비하고, 각 공통 칩 패드(150) 및 신호 전송용 칩 패드(160)는 와이어(170)를 통해 전기적으로 연결된다. 공통 신호는 인터포저(120)를 경유하여 입출력된다. 도 1에서 참조번호 180은 접착층을 나타낸다.
그런데, 이상과 같은 종래 반도체 패키지는 접지용 공통 칩 패드(150)가 와이어(170)를 통해 전기적으로 연결되어 있어, 커먼 노이즈(common noise)가 발생하여 신호 전송에 있어서의 안정성을 확보하기 어렵고, 공통 신호에 대한 안정적인 기준 전압을 공급하기 어려운 문제가 있다.
한국 공개특허공보 공개번호 10-2008-0057190 일본 공개특허공보 특개2012-222331
본 발명은 상기와 같은 종래 반도체 패키지에서의 문제점을 개선하기 위하여 창출된 것으로서, 인터포저에 접지 전용 그라운드 레이어를 설치하고 와이어 대신 접속 비아를 통해 연결함으로써, 공통 신호에 대한 안정적인 기준 전압을 공급할 수 있고, 노이즈 감소로 신호의 안정성을 확보할 수 있는 반도체 패키지 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지는,
반도체 패키지의 베이스를 이루는 기판;
상기 기판 위에 형성되며, 기판 위에 실장되는 반도체 칩과 기판 간의 결합을 원활하게 하기 위한 인터포저; 및
상기 인터포저를 개재하여 상기 기판 위에 적층 실장되는 적어도 하나의 반도체 칩을 포함하며,
상기 인터포저에는 접지용 그라운드 레이어(ground layer)가 형성되고, 상기 반도체 칩과 상기 그라운드 레이어 간, 및 상기 기판과 그라운드 레이어 간은 접속 비아(via)를 통해 연결되는 점에 그 특징이 있다.
여기서, 상기 접지용 그라운드 레이어는 상기 인터포저가 그라운드 레이어의 상면 및 하면에 각각 분할 배치되어 하나의 샌드위치 형태를 이루도록 인터포저의 중심부에 위치된다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지의 제조방법은,
내부에 그라운드 레이어가 형성되어 있는 인터포저 및 제1 반도체 칩을 기판 위에 적층 실장하는 단계;
상기 제1 반도체 칩과 상기 인터포저의 내부의 그라운드 레이어 간 및 상기 기판과 상기 그라운드 레이어 간에 접속 비아 형성을 위한 비아홀을 각각 형성하는 단계;
상기 비아홀에 도전성 물질을 충전하여 접속 비아를 각각 형성하는 단계; 및
상기 제1 반도체 칩의 상면에 제2 반도체 칩을 실장하고, 각 층간을 신호 전송용 와이어(wire)로 연결함으로써 하나의 패키지를 완성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 상기 각 층간을 신호 전송용 와이어로 연결하기 위해 각 층에 신호 전송용 칩 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 비아홀의 형성을 위해 건식 에칭 또는 습식 에칭이 사용될 수 있다.
이때, 바람직하게는, 상기 비아홀의 형성을 위해 건식 에칭이 사용된다.
또한, 상기 건식 에칭은 레이저를 이용한 건식 에칭이 사용될 수 있다.
또한, 상기 레이저로는 엑시머 레이저 또는 CO2 레이저가 사용될 수 있다.
또한, 상기 비아홀에 도전성 물질을 충전하여 접속 비아를 형성하기 위해 전해 도금법이 사용될 수 있다.
이와 같은 본 발명에 의하면, 인터포저에 접지 전용 그라운드 레이어를 설치하고 와이어 대신 접속 비아를 통해 연결함으로써, 공통 신호에 대한 안정적인 기준 전압을 공급할 수 있고, 노이즈 감소로 신호의 안정성을 확보할 수 있는 장점이 있다.
도 1은 종래 반도체 패키지의 구조를 보여주는 도면.
도 2는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면.
도 3은 본 발명의 실시 예에 따른 반도체 패키지의 제조방법의 실행 과정을 보여주는 흐름도.
도 4a 내지 도 4d는 본 발명에 따른 반도체 패키지의 제조방법에 따라 반도체 패키지를 제조하는 과정을 순차적으로 보여주는 도면.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면이다.
도 2를 참조하면, 본 발명에 따른 반도체 패키지는 기판(210), 인터포저 (220) 및 반도체 칩(230,240)을 포함하여 구성된다.
상기 기판(210)은 반도체 패키지의 베이스를 이룬다. 여기서, 이와 같은 기판(210)은 단일층 구조로 구성될 수도 있고, 멀티-레이어(multi-layer) 구조로 구성될 수도 있다.
상기 인터포저(220)는 상기 기판(210) 위에 형성되며, 기판(210) 위에 실장되는 반도체 칩(230,240)과 기판(210) 간의 결합을 원활하게 하는 역할을 한다. 여기서, 이와 같은 인터포저(220)는 절연성 물질(예를 들면, 에폭시 수지)로 형성될 수 있다.
상기 반도체 칩(230,240)은 상기 인터포저(220)를 개재하여 상기 기판(210) 위에 적어도 하나가 적층 실장된다. 본 실시 예에서는 2개의 반도체 칩(230,240)이적층 실장된 예를 보여주고 있으나, 이에 한정되는 것은 아니며, 경우에 따라서는 3개, 4개 또는 그 이상의 반도체 칩이 적층될 수도 있다.
여기서, 특히 상기 인터포저(220)에는 도시된 바와 같이, 접지용 그라운드 레이어(ground layer)(225)가 형성되고, 상기 반도체 칩(230,240)과 상기 그라운드 레이어(225) 간, 및 상기 기판(210)과 그라운드 레이어(225) 간은 접속 비아(via) (235)를 통해 연결된다.
또한, 상기 접지용 그라운드 레이어(225)는, 상기 인터포저(220)가 그라운드 레이어(225)의 상면 및 하면에 각각 분할 배치되어 하나의 샌드위치 형태를 이루도록 인터포저(220)의 중심부에 위치된다. 이는 그라운드 레이어(225)가 인터포저 (220)의 상면 또는 하면의 어느 일측 표면에 위치하여 노출될 경우, 외부로부터의 오염 및 노이즈 간섭을 받게 되는 것으로부터 그라운드 레이어(225)를 보호하기 위한 것이다. 도 2에서 참조번호 260은 신호 전송용 칩 패드, 270은 와이어, 280은 접착층을 각각 나타낸다.
그러면, 이상과 같은 구성을 갖는 본 발명에 따른 반도체 패키지의 제조 과정에 대하여 설명해 보기로 한다.
도 3은 본 발명의 실시 예에 따른 반도체 패키지의 제조방법의 실행 과정을 보여주는 흐름도이고, 도 4a 내지 도 4d는 본 발명에 따른 반도체 패키지의 제조방법에 따라 반도체 패키지를 제조하는 과정을 순차적으로 보여주는 도면이다.
도 3 및 도 4a 내지 도 4d를 참조하면, 본 발명에 따른 반도체 패키지의 제조방법에 따라, 먼저 내부에 그라운드 레이어(225)가 형성되어 있는 인터포저(220) 및 제1 반도체 칩(230)을 기판(210) 위에 적층 실장한다(단계 S301). 이때, 기판(210) 위에 인터포저(220)를 적층 실장한 후, 다시 인터포저(220) 위에 제1 반도체 칩(230)을 적층 실장할 수도 있고, 인터포저(220) 위에 제1 반도체 칩(230)이 실장된 인터포저 패키지를 한꺼번에 기판(210) 위에 적층 실장할 수도 있다.
이렇게 하여, 기판(210) 위에 인터포저(220) 및 제1 반도체 칩(230)의 적층 실장이 완료되면, 상기 제1 반도체 칩(230)과 상기 인터포저(220)의 내부의 그라운드 레이어(225) 간 및 상기 기판(210)과 상기 그라운드 레이어(225) 간에 접속 비아 형성을 위한 비아홀(235h)을 각각 형성한다(단계 S302).
여기서, 상기 비아홀(235h)의 형성을 위해 건식 에칭 또는 습식 에칭이 사용될 수 있다. 그러나, 바람직하게는, 상기 비아홀(235h)의 형성을 위해 건식 에칭이 사용된다. 이때, 건식 에칭은 레이저를 이용한 건식 에칭이 사용될 수 있다. 또한, 이때 상기 레이저로는 엑시머 레이저 또는 CO2 레이저가 사용될 수 있다.
이상에 의해 비아홀(235h)의 형성이 완료되면, 그 비아홀(235h)에 도전성 물질(예를 들면, 구리)을 충전하여 접속 비아(235)를 각각 형성한다(단계 S303). 여기서, 이와 같이 상기 비아홀(235h)에 도전성 물질을 충전하여 접속 비아(235)를 형성하기 위해 전해 도금법이 사용될 수 있다.
접속 비아(235)의 형성이 완료되면, 상기 제1 반도체 칩(230)의 상면에 제2 반도체 칩(240)을 실장하고, 각 층간을 신호 전송용 와이어(wire)(270)로 연결함으로써 하나의 패키지를 완성한다(단계 S304).
이상과 같은 일련의 과정에 있어서, 상기 각 층간을 신호 전송용 와이어 (wire)(270)로 연결하기 위해 각 층에 신호 전송용 칩 패드(260)를 형성하는 단계를 더 포함할 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 패키지는 인터포저에 접지 전용 그라운드 레이어를 설치하고 와이어 대신 접속 비아를 통해 연결함으로써, 공통 신호에 대한 안정적인 기준 전압을 공급할 수 있고, 외부로 노출된 와이어 방식이 아닌 칩 내부에 매설된 접속 비아에 의해 공통 신호 연결 메커니즘을 이루고 있어 노이즈를 감소시킬 수 있으며, 이로 인해 신호의 안정성을 확보할 수 있는 장점이 있다.
이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
110,210...기판 120,220...인터포저
130,140,230,240...반도체 칩 150...접지용 공통 칩 패드
160,260...신호 전송용 칩 패드 170,270...와이어
180,280...접착층 225...그라운드 레이어
235...접속 비아 235h...비아홀

Claims (9)

  1. 반도체 패키지의 베이스를 이루는 기판;
    상기 기판 위에 형성되며, 기판 위에 실장되는 반도체 칩과 기판 간의 결합을 원활하게 하기 위한 인터포저; 및
    상기 인터포저를 개재하여 상기 기판 위에 적층 실장되는 적어도 하나의 반도체 칩을 포함하며,
    상기 인터포저에는 접지용 그라운드 레이어(ground layer)가 형성되고, 상기 반도체 칩과 상기 그라운드 레이어 간, 및 상기 기판과 그라운드 레이어 간은 접속 비아(via)를 통해 연결되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 접지용 그라운드 레이어는 상기 인터포저가 그라운드 레이어의 상면 및 하면에 각각 분할 배치되어 하나의 샌드위치 형태를 이루도록 인터포저의 중심부에 위치된 반도체 패키지.
  3. 내부에 그라운드 레이어가 형성되어 있는 인터포저 및 제1 반도체 칩을 기판 위에 적층 실장하는 단계;
    상기 제1 반도체 칩과 상기 인터포저의 내부의 그라운드 레이어 간 및 상기 기판과 상기 그라운드 레이어 간에 접속 비아 형성을 위한 비아홀을 각각 형성하는 단계;
    상기 비아홀에 도전성 물질을 충전하여 접속 비아를 각각 형성하는 단계; 및
    상기 제1 반도체 칩의 상면에 제2 반도체 칩을 실장하고, 각 층간을 신호 전송용 와이어(wire)로 연결함으로써 하나의 패키지를 완성하는 단계를 포함하는 반도체 패키지의 제조방법.
  4. 제3항에 있어서,
    상기 각 층간을 신호 전송용 와이어로 연결하기 위해 각 층에 신호 전송용 칩 패드를 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  5. 제3항에 있어서,
    상기 비아홀은 건식 에칭 또는 습식 에칭에 의해 형성되는 반도체 패키지의 제조방법.
  6. 제3항에 있어서,
    상기 비아홀은 건식 에칭에 의해 형성되는 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 건식 에칭은 레이저를 이용한 건식 에칭인 반도체 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 레이저는 엑시머 레이저 또는 CO2 레이저인 반도체 패키지의 제조방법.
  9. 제3항에 있어서,
    상기 접속 비아의 형성은 전해 도금법의 수행에 의해 이루어지는 반도체 패키지의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
WO2017180444A3 (en) * 2016-04-11 2018-07-26 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects

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