KR20140007659A - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents
멀티-칩 패키지 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20140007659A KR20140007659A KR1020120075039A KR20120075039A KR20140007659A KR 20140007659 A KR20140007659 A KR 20140007659A KR 1020120075039 A KR1020120075039 A KR 1020120075039A KR 20120075039 A KR20120075039 A KR 20120075039A KR 20140007659 A KR20140007659 A KR 20140007659A
- Authority
- KR
- South Korea
- Prior art keywords
- plug
- semiconductor chip
- bonding pad
- redistribution
- pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 147
- 238000000034 method Methods 0.000 claims abstract description 81
- 238000007747 plating Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 45
- 238000000465 moulding Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000009713 electroplating Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 6
- 229920006336 epoxy molding compound Polymers 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2401—Structure
- H01L2224/24011—Deposited, e.g. MCM-D type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73209—Bump and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82106—Forming a build-up interconnect by subtractive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
멀티-칩 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 절연막 구조물 및 플러그 구조물을 포함한다. 제 1 반도체 칩은 제 1 본딩 패드를 갖는다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는다. 절연막 구조물은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싼다. 플러그 구조물은 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되도록 도금 공정을 통해 형성되어, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 전기적으로 연결시킨다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.
Description
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지, 이러한 멀티-팁 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 적층된 반도체 칩들을 전기적으로 연결시키기 위해서, 도전성 와이어, 플러그, 도전성 범프 등이 전기적 매개체로 사용되고 있다. 플러그를 갖는 멀티-칩 패키지의 경우, 상하 플러그들을 마이크로 범프를 이용해서 전기적으로 연결시킨다.
그러나, 마이크로 범프를 형성하기 위해서는, 반도체 칩을 접착제를 이용해서 지지 기판에 부착한 후 분리시키는 복잡한 공정이 요구된다. 또한, 절연성 물질인 접착제가 마이크로 범프에 부분적으로 잔류하여, 마이크로 범프와 플러그 간의 전기적 접속도를 저하시키는 문제도 있다.
또한, 마이크로 범프는 복잡하면서 상당한 비용이 요구되는 리플로우 공정을 통해서 형성되는 문제도 있다.
본 발명은 간단한 공정과 저렴한 비용을 통해서 제조할 수 있는 멀티-칩 패키지를 제공한다.
또한, 본 발명은 상기된 멀티-칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 절연막 구조물 및 플러그 구조물을 포함한다. 제 1 반도체 칩은 제 1 본딩 패드를 갖는다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는다. 절연막 구조물은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싼다. 플러그 구조물은 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되도록 도금 공정을 통해 형성되어, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 상기 플러그 구조물은 상기 제 1 반도체 칩의 측면과 인접한 상기 절연막 구조물의 저면에 배치된 제 1 시드막, 상기 제 1 시드막 상에 상기 도금 공정을 통해 형성된 제 1 플러그, 상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 연장된 제 2 시드막, 상기 제 2 시드막 상에 상기 도금 공정을 통해 형성되어 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막, 상기 제 1 재배선막 상에 상기 도금 공정을 통해 형성되어 상기 절연막 구조물에 내장된 제 2 플러그, 상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 연장된 제 3 시드막, 및 상기 제 3 시드막 상에 상기 도금 공정을 통해 형성되어 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 구조물은 상기 제 1 반도체 칩을 둘러싸고, 상기 제 1 본딩 패드를 노출시키는 제 1 개구부, 및 상기 제 1 시드막과 상기 제 1 플러그를 수용하는 제 1 비아홀을 갖는 제 1 절연막 패턴, 상기 제 1 절연막 패턴 상에 형성되고, 상기 제 1 재배선막을 수용하는 제 1 재배선홀을 갖는 제 2 절연막 패턴, 상기 제 2 절연막 패턴 상에 형성되어 상기 제 2 반도체 칩을 둘러싸고, 상기 제 2 본딩 패드를 노출시키는 제 2 개구부, 및 상기 제 2 시드막과 상기 제 2 플러그를 수용하는 제 2 비아홀을 갖는 제 3 절연막 패턴, 및 상기 제 3 절연막 패턴 상에 형성되고, 상기 제 2 재배선막을 수용하는 제 2 재배선홀을 갖는 제 4 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 플러그 구조물에 연결된 연결 단자를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연결 단자는 상기 플러그 구조물의 상단에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 연결 단자는 상기 플러그 구조물의 하단에 연결될 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 연결 단자가 실장된 패키지 기판을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 패키지 기판의 상부면에 형성되어, 상기 절연막 구조물을 덮는 몰딩 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 패키지 기판의 하부면에 실장된 외부접속단자를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 제 1 본딩 패드를 갖는 제 1 반도체 칩의 상부에 제 2 본딩 패드를 갖는 제 2 반도체 칩을 배치한다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 절연막 구조물로 둘러싼다. 상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되는 플러그 구조물을 도금 공정을 통해 형성하여, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 상기 플러그 구조물을 매개로 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 상기 절연막 구조물과 상기 플러그 구조물을 형성하는 단계는 지지 기판 상에 제 1 시드막을 형성하는 단계, 상기 제 1 시드막 상에 상기 제 1 반도체 칩을 부착하는 단계, 상기 제 1 본딩 패드를 노출시키는 제 1 개구부와 상기 제 1 시드막을 노출시키는 제 1 비아홀을 갖는 제 1 절연막 패턴을 상기 제 1 시드막 상에 형성하여, 상기 제 1 반도체 칩을 상기 제 1 절연막 패턴으로 덮는 단계, 상기 제 1 시드막에 대해서 제 1 도금 공정을 수행하여, 상기 제 1 비아홀 내에 제 1 플러그를 형성하는 단계, 상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 제 2 시드막을 형성하는 단계, 상기 제 2 시드막에 대해서 제 2 도금 공정을 수행하여, 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막을 형성하는 단계, 상기 제 1 재배선막이 노출되도록 상기 제 1 절연막 패턴 상에 제 2 절연막 패턴을 형성하는 단계, 상기 제 2 절연막 패턴 상에 제 2 반도체 칩을 부착하는 단계, 상기 제 1 재배선막을 노출시키는 제 2 비아홀과 상기 제 2 본딩 패드를 노출시키는 제 2 개구부를 갖는 제 3 절연막 패턴을 상기 제 2 절연막 패턴 상에 형성하여, 상기 제 2 반도체 칩을 상기 제 3 절연막 패턴으로 덮는 단계, 상기 제 1 재배선막에 대해서 제 3 도금 공정을 수행하여, 상기 제 2 비아홀 내에 제 2 플러그를 형성하는 단계, 상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 제 3 시드막을 형성하는 단계, 상기 제 3 시드막에 대해서 제 4 도금 공정을 수행하여, 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 형성하는 단계, 및 상기 제 2 배선막이 노출되도록 상기 제 3 절연막 패턴 상에 제 4 절연막 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 2 배선막 상에 연결 단자를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 제 1 시드막 상에 연결 단자를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 플러그 구조물에 연결 단자를 형성하는 단계, 및 상기 연결 단자를 패키지 기판을 실장하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제조 방법은 상기 패키지 기판의 상부면에 상기 절연막 구조물을 덮는 몰딩 부재를 형성하는 단계, 및 상기 패키지 기판의 하부면에 외부접속단자를 실장하는 단계를 더 포함할 수 있다.
상기된 본 발명에 따르면, 반도체 칩들의 측면을 따라 배치된 플러그 구조물을 간단한 도금 공정을 통해서 형성하게 되므로, 플러그들 간의 접속을 위한 마이크로 범프 형성 공정이 요구되지 않는다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1의 멀티-칩 패키지를 나타낸 사시도이다.
도 3 내지 도 33은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 34는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 35는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1의 멀티-칩 패키지를 나타낸 사시도이다.
도 3 내지 도 33은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 34는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 35는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 2는 도 1의 멀티-칩 패키지를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 멀티-칩 패키지(100)는 제 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130), 절연막 구조물, 플러그 구조물 및 연결 단자(200)를 포함한다.
본 실시예에서, 제 1 반도체 칩(110), 제 2 반도체 칩(120), 제 3 반도체 칩(130)은 순차적으로 적층된다. 즉, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 상부에 배치된다. 제 3 반도체 칩(130)은 제 2 반도체 칩(120)의 상부에 배치된다.
제 1 반도체 칩(110)은 제 1 본딩 패드(112)를 갖는다. 본 실시예에서, 제 1 본딩 패드(112)는 제 1 반도체 칩(110)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 1 본딩 패드(112)는 제 1 반도체 칩(110)의 상부면 가장자리에 배열될 수도 있다.
제 2 반도체 칩(120)은 제 2 본딩 패드(122)를 갖는다. 본 실시예에서, 제 2 본딩 패드(122)는 제 2 반도체 칩(120)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 2 본딩 패드(122)는 제 2 반도체 칩(120)의 상부면 가장자리에 배열될 수도 있다. 본 실시예에서, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)과 실질적으로 동일한 크기를 가질 수 있다. 또는, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)과 실질적으로 다른 크기를 가질 수도 있다.
제 3 반도체 칩(110)은 제 3 본딩 패드(132)를 갖는다. 본 실시예에서, 제 3 본딩 패드(132)는 제 3 반도체 칩(130)의 상부면 중앙부에 배열된다. 다른 실시예로서, 제 3 본딩 패드(132)는 제 3 반도체 칩(130)의 상부면 가장자리에 배열될 수도 있다. 본 실시예에서, 제 3 반도체 칩(130)은 제 1 및 제 2 반도체 칩(110, 120)들과 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 제 1 및 제 2 반도체 칩(110, 120)들이 서로 다른 크기들을 가질 경우, 제 3 반도체 칩(130)은 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 중 어느 하나와 동일한 크기를 가질 수도 있다. 또한, 제 3 반도체 칩(130)은 제 1 및 제 2 반도체 칩(110, 120)들과 실질적으로 다른 크기를 가질 수도 있다.
절연막 구조물은 적층된 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 둘러싼다. 본 실시예에서, 절연막 구조물은 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면들과, 제 3 반도체 칩(130)의 상부면을 덮는다.
절연막 구조물은 제 1 절연막 패턴(140), 제 2 절연막 패턴(145), 제 3 절연막 패턴(150), 제 4 절연막 패턴(155), 제 5 절연막 패턴(160) 및 제 6 절연막 패턴(165)을 포함한다.
제 1 절연막 패턴(140)은 제 1 반도체 칩(110)의 측면과 상부면을 덮는다. 본 실시예에서, 제 1 절연막 패턴(140)은 제 1 본딩 패드(112)를 노출시키는 제 1 개구부(141), 및 제 1 반도체 칩(110)의 측면에 인접하게 위치한 제 1 비아홀(142)을 갖는다. 즉, 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면으로부터 이격되어 있다. 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 1 비아홀(142)은 제 1 절연막 패턴(140)의 하부면을 통해 노출된 하단, 및 제 1 절연막 패턴(140)의 상부면을 통해 노출된 상단을 갖는다.
제 2 절연막 패턴(145)은 제 1 절연막 패턴(140)의 상부면에 형성된다. 본 실시예에서, 제 2 절연막 패턴(145)은 제 1 비아홀(142)과 연통된 제 1 재배선홀(146)을 갖는다. 제 1 재배선홀(146)은 제 1 비아홀(142)의 상단으로부터 수평 방향을 따라 제 1 본딩 패드(112)의 상부까지 연장된다.
제 3 절연막 패턴(150)은 제 2 절연막 패턴(145)의 상부면에 형성되어, 제 2 반도체 칩(120)의 측면과 상부면을 덮는다. 본 실시예에서, 제 3 절연막 패턴(150)은 제 2 본딩 패드(122)를 노출시키는 제 2 개구부(151), 및 제 2 반도체 칩(120)의 측면에 인접하게 위치한 제 2 비아홀(152)을 갖는다. 즉, 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면으로부터 이격되어 있다. 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 2 비아홀(152)은 제 3 절연막 패턴(150)의 하부면을 통해 노출되어 제 1 재배선홀(146)과 연통된 하단, 및 제 3 절연막 패턴(150)의 상부면을 통해 노출된 상단을 갖는다.
제 4 절연막 패턴(155)은 제 3 절연막 패턴(150)의 상부면에 형성된다. 본 실시예에서, 제 4 절연막 패턴(155)은 제 2 비아홀(152)과 연통된 제 2 재배선홀(156)을 갖는다. 제 2 재배선홀(156)은 제 2 비아홀(152)의 상단으로부터 수평 방향을 따라 제 2 본딩 패드(122)의 상부까지 연장된다.
제 5 절연막 패턴(160)은 제 4 절연막 패턴(155)의 상부면에 형성되어, 제 3 반도체 칩(130)의 측면과 상부면을 덮는다. 본 실시예에서, 제 5 절연막 패턴(160)은 제 3 본딩 패드(132)를 노출시키는 제 3 개구부(161), 및 제 3 반도체 칩(130)의 측면에 인접하게 위치한 제 3 비아홀(162)을 갖는다. 즉, 제 3 비아홀(162)은 제 3 반도체 칩(130)의 측면으로부터 이격되어 있다. 제 3 비아홀(162)은 제 3 반도체 칩(130)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장될 수 있다. 제 3 비아홀(162)은 제 5 절연막 패턴(160)의 하부면을 통해 노출되어 제 2 재배선홀(156)과 연통된 하단, 및 제 5 절연막 패턴(160)의 상부면을 통해 노출된 상단을 갖는다.
제 6 절연막 패턴(165)은 제 5 절연막 패턴(160)의 상부면에 형성된다. 본 실시예에서, 제 6 절연막 패턴(165)은 제 3 비아홀(162)과 연통된 제 3 재배선홀(166)을 갖는다. 제 3 재배선홀(166)은 제 3 비아홀(162)의 상단으로부터 수평 방향을 따라 제 3 본딩 패드(132)의 상부까지 연장된다.
따라서, 제 1 내지 제 3 비아홀(142, 152, 162)들은 제 1 내지 제 3 반도체 칩(110, 120, 130)의 측면으로부터 이격된 제 1 절연막 패턴(140), 제 3 절연막 패턴(150) 및 제 6 절연막 패턴(160) 부분들에 수직 방향을 따라 형성된다.
본 실시예에서, 제 1 내지 제 3 반도체 칩(110, 120, 130)들이 실질적으로 동일한 크기를 가질 경우, 제 1 내지 제 3 비아홀(142, 152, 162)들은 동일축 및 동일한 직경을 가질 수 있다. 이러한 경우, 제 1 내지 제 3 재배선홀(146, 156, 166)들은 실질적으로 동일한 길이를 갖게 된다.
다른 실시예로서, 제 1 내지 제 3 반도체 칩(110, 120, 130)들이 서로 다른 크기를 가질 경우, 제 1 내지 제 3 비아홀(142, 152, 162)들은 동일한 직경을 갖지만, 동일축을 갖지 않을 수도 있다. 이러한 경우, 제 1 내지 제 3 재배선홀(146, 156, 166)들은 서로 다른 길이를 갖게 된다.
플러그 구조물은 절연막 구조물에 내장되어, 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 서로 전기적으로 연결시킨다. 본 실시예에서, 플러그 구조물은 제 1 시드막(171), 제 2 시드막(172), 제 3 시드막(173), 제 4 시드막(174), 제 1 플러그(181), 제 2 플러그(182), 제 3 플러그(183), 제 1 재배선막(191), 제 2 재배선막(192) 및 제 3 재배선막(193)을 포함한다.
제 1 시드막(171)은 제 1 비아홀(141)의 저면에 배치된다. 본 실시예에서, 제 1 시드막(171)은 티타늄막을 포함할 수 있다.
제 1 플러그(181)는 제 1 시드막(171) 상에 형성되어 제 1 비아홀(142)을 채운다. 본 실시예에서, 제 1 플러그(181)는 제 1 시드막(171)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 1 플러그(181)는 구리막을 포함할 수 있다.
도 1에 도시된 본 실시예에 따른 멀티-칩 패키지(100)는 제 1 시드막(171)을 포함하는 것으로 예시되었다. 그러나, 멀티-칩 패키지(100)를 제조할 때, 제 1 시드막(171)은 제 1 반도체 칩(110)이 부착되는 지지 기판(미도시) 상에 형성되어, 제 1 비아홀(141)을 통해 노출된다. 지지 기판을 제 1 반도체 칩(110)으로부터 분리시킬 때, 제 1 시드막(171)도 같이 분리될 수 있다. 이러한 경우, 제 1 시드막(171)은 멀티-칩 패키지(100)에 포함되지 않을 수도 있다.
제 2 시드막(172)은 제 1 플러그(181), 제 1 본딩 패드(112) 및 제 1 플러그(181)와 제 1 본딩 패드(112) 사이의 제 1 절연막 패턴(140) 부분 상에 형성된다. 즉, 제 2 시드막(172)은 제 1 플러그(181)로부터 제 1 절연막 패턴(140)의 상부면을 따라 제 1 본딩 패드(112)까지 연장된다. 본 실시예에서, 제 2 시드막(172)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 1 재배선막(191)은 제 2 시드막(172) 상에 형성되어, 제 1 재배선홀(146)을 채운다. 본 실시예에서, 제 1 재배선막(191)은 제 2 시드막(172)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 1 재배선막(191)은 제 1 플러그(181)와 실질적으로 동일한 물질을 포함한다.
제 2 플러그(182)는 제 1 재배선막(191) 상에 형성되어 제 2 비아홀(152)을 채운다. 본 실시예에서, 제 2 플러그(182)는 제 1 재배선막(191)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 2 플러그(182)는 구리막을 포함할 수 있다.
제 3 시드막(173)은 제 2 플러그(182), 제 2 본딩 패드(122) 및 제 2 플러그(182)와 제 2 본딩 패드(122) 사이의 제 2 절연막 패턴(150) 부분 상에 형성된다. 즉, 제 3 시드막(173)은 제 2 플러그(182)로부터 제 2 절연막 패턴(150)의 상부면을 따라 제 2 본딩 패드(122)까지 연장된다. 본 실시예에서, 제 3 시드막(173)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 2 재배선막(192)은 제 3 시드막(173) 상에 형성되어, 제 2 재배선홀(156)을 채운다. 본 실시예에서, 제 2 재배선막(192)은 제 3 시드막(173)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 2 재배선막(192)은 제 1 재배선막(191)과 실질적으로 동일한 물질을 포함할 수 있다.
제 3 플러그(183)는 제 2 재배선막(192) 상에 형성되어 제 3 비아홀(162)을 채운다. 본 실시예에서, 제 3 플러그(183)는 제 2 재배선막(192)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다.
제 4 시드막(174)은 제 3 플러그(183), 제 3 본딩 패드(132) 및 제 3 플러그(183)와 제 3 본딩 패드(132) 사이의 제 3 절연막 패턴(160) 부분 상에 형성된다. 즉, 제 4 시드막(174)은 제 3 플러그(183)로부터 제 3 절연막 패턴(160)의 상부면을 따라 제 3 본딩 패드(132)까지 연장된다. 본 실시예에서, 제 4 시드막(174)은 제 1 시드막(171)과 실질적으로 동일한 물질을 포함할 수 있다.
제 3 재배선막(193)은 제 4 시드막(174) 상에 형성되어, 제 3 재배선홀(166)을 채운다. 본 실시예에서, 제 3 재배선막(193)은 제 4 시드막(174)에 대한 도금 공정, 구체적으로는 전기 도금 공정을 통해 형성될 수 있다. 제 3 재배선막(193)은 제 1 재배선막(191)과 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서, 제 1 내지 제 3 비아홀(142, 152, 162)들이 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면을 따라 수직하게 형성되어 있으므로, 제 1 내지 제 3 플러그(181, 182, 183)들도 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 측면을 따라 수직하게 배치된다. 즉, 제 1 내지 제 3 플러그(181, 182, 183)들은 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 내부가 아닌 측면 외측에 수직하게 배치된다.
연결 단자(200)는 제 3 재배선막(193)에 연결된다. 본 실시예에서, 연결 단자(200)는 제 6 절연막 패턴(165)의 개구부(167)를 통해 노출된 제 3 재배선막(193)에 대해서 전기 도금 공정을 통해서 형성할 수 있다. 다른 실시예로서, 연결 단자(200)는 도전성 범프(미도시)를 재배선막(193)에 실장하여 형성할 수도 있다.
도 3 내지 도 33은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 제 1 시드막(171)을 지지 기판(S)의 상부면에 형성한다. 본 실시예에서, 지지 기판(S)은 더미 웨이퍼를 포함할 수 있다.
도 4를 참조하면, 제 1 반도체 칩(110)들을 제 1 시드막(171)의 상부면에 부착한다.
도 5를 참조하면, 제 1 절연막(143)을 제 1 시드막(171) 상에 형성하여, 제 1 반도체 칩(110)들을 제 1 절연막(143)으로 덮는다.
도 6을 참조하면, 제 1 절연막(143)을 패터닝하여 제 1 절연막 패턴(140)을 형성한다. 본 실시예에서, 제 1 절연막 패턴(140)은 제 1 반도체 칩(110)의 제 1 본딩 패드(112)를 노출시키는 제 1 개구부(141), 및 제 1 시드막(171)을 노출시키는 제 1 비아홀(142)을 갖는다. 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면으로부터 이격되어 있다. 또한, 제 1 비아홀(142)은 제 1 반도체 칩(110)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다. 제 1 절연막 패턴(140)은 제 1 절연막(143)을 식각하여 형성할 수 있다. 아울러, 지지 기판(S)의 가장자리에 형성된 제 1 시드막(171) 부분도 상기 패터닝 공정에 의해 노출된다. 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분은 후속 전기 도금 공정에서 전극으로 이용된다. 이어서, 제 1 절연막 패턴(140)을 경화시킨다.
도 7을 참조하면, 제 1 비아홀(142)을 통해 노출된 제 1 시드막(171)에 대해서 제 1 전기 도금 공정을 수행하여, 제 1 비아홀(142)을 채우는 제 1 플러그(181)를 형성한다.
도 8을 참조하면, 제 2 시드막(172)을 제 1 절연막 패턴(140)의 상부면에 형성하여, 제 1 플러그(181)와 제 1 본딩 패드(112)를 제 2 시드막(172)으로 연결시킨다. 이때, 제 2 시드막(172)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다. 제 1 시드막(171) 상에 위치한 제 2 시드막(172) 부분은 후속 전기 도금 공정에서 전극으로 이용된다.
도 9를 참조하면, 제 1 포토레지스트 패턴(PR1)을 제 2 시드막(172)의 상부면에 형성한다. 본 실시예에서, 제 1 포토레지스트 패턴(PR1)은 제 1 플러그(181)와 제 1 본딩 패드(112) 사이에 위치한 제 2 시드막(172) 부분을 노출시키는 개구부를 갖는다.
도 10을 참조하면, 제 1 포토레지스트 패턴(PR1)의 개구부를 통해 노출된 제 2 시드막(172)에 대해서 제 2 전기 도금 공정을 수행하여, 제 1 플러그(181)로부터 제 1 본딩 패드(112)까지 연장된 제 1 재배선층(191)을 형성한다.
다른 실시예로서, 제 1 반도체 칩(110)의 두께가 얇을 경우, 제 2 시드막(172)을 사용하지 않고 제 1 플러그(181)와 제 1 재배선층(191)을 동시에 형성할 수도 있다. 이러한 경우, 제 1 플러그(181)와 제 1 재배선층(191)은 제 1 시드막(171)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 1 포토레지스트 패턴(PR1)과 제 2 시드막(172)을 형성하는 공정들은 생략될 수 있다.
도 11을 참조하면, 제 1 포토레지스트 패턴(PR1)을 제거한다. 본 실시예에서, 제 1 포토레지스트 패턴(PR1)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 12를 참조하면, 잔류된 제 2 시드막(172)을 제거한다. 본 실시예에서, 제 2 시드막(172) 부분은 식각 공정을 통해 제거할 수 있다.
도 13을 참조하면, 제 2 절연막 패턴(145)을 제 1 절연막 패턴(140)의 상부면에 형성하여, 제 1 재배선층(191)을 제 2 절연막 패턴(145)으로 덮는다. 따라서, 제 2 절연막 패턴(145)은 제 1 재배선층(191)을 수용하는 제 1 재배선홀(146)을 갖게 된다. 제 1 재배선층(191)은 제 1 재배선홀(146)을 통해서 상부로 부분적으로 노출된다.
도 14를 참조하면, 제 2 반도체 칩(120)들을 제 2 절연막 패턴(145)의 상부면에 부착한다.
도 15를 참조하면, 제 3 절연막 패턴(150)을 제 2 절연막 패턴(145)의 상부면에 형성하여, 제 2 반도체 칩(120)들을 제 3 절연막 패턴(150)으로 덮는다. 본 실시예에서, 제 3 절연막 패턴(150)은 제 2 반도체 칩(120)의 제 2 본딩 패드(122)를 노출시키는 제 2 개구부(151), 및 제 1 재배선홀(146)을 노출시키는 제 2 비아홀(152)을 갖는다. 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면으로부터 이격되어 있다. 또한, 제 2 비아홀(152)은 제 2 반도체 칩(120)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다.
도 16을 참조하면, 제 2 비아홀(152)을 통해 노출된 제 1 재배선층(191)에 대해서 제 3 전기 도금 공정을 수행하여, 제 2 비아홀(152)을 채우는 제 2 플러그(182)를 형성한다.
도 17을 참조하면, 제 3 시드막(173)을 제 3 절연막 패턴(150)의 상부면에 형성하여, 제 2 플러그(182)와 제 2 본딩 패드(122)를 제 3 시드막(173)으로 연결시킨다. 이때, 제 3 시드막(173)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다.
도 18을 참조하면, 제 2 포토레지스트 패턴(PR2)을 제 3 시드막(173)의 상부면에 형성한다. 본 실시예에서, 제 2 포토레지스트 패턴(PR2)은 제 2 플러그(182)와 제 2 본딩 패드(122) 사이에 위치한 제 3 시드막(173) 부분을 노출시키는 개구부를 갖는다.
도 19를 참조하면, 제 2 포토레지스트 패턴(PR2)의 개구부를 통해 노출된 제 3 시드막(173)에 대해서 제 4 전기 도금 공정을 수행하여, 제 2 플러그(182)로부터 제 2 본딩 패드(122)까지 연장된 제 2 재배선층(192)을 형성한다.
다른 실시예로서, 제 2 반도체 칩(120)의 두께가 얇을 경우, 제 3 시드막(173)을 사용하지 않고 제 2 플러그(182)와 제 2 재배선층(192)을 동시에 형성할 수도 있다. 이러한 경우, 제 2 플러그(182)와 제 2 재배선층(192)은 제 2 시드막(172)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 2 포토레지스트 패턴(PR2)과 제 3 시드막(173)을 형성하는 공정들은 생략될 수 있다.
도 20을 참조하면, 제 2 포토레지스트 패턴(PR2)을 제거한다. 본 실시예에서, 제 2 포토레지스트 패턴(PR2)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 21을 참조하면, 잔류된 제 3 시드막(173) 부분을 제거한다. 본 실시예에서, 제 3 시드막(173) 부분은 식각 공정을 통해 제거할 수 있다.
도 22를 참조하면, 제 4 절연막 패턴(155)을 제 3 절연막 패턴(150)의 상부면에 형성하여, 제 2 재배선층(192)을 제 4 절연막 패턴(155)으로 덮는다. 따라서, 제 4 절연막 패턴(155)은 제 2 재배선층(192)을 수용하는 제 2 재배선홀(156)을 갖게 된다.
도 23을 참조하면, 제 3 반도체 칩(120)들을 제 4 절연막 패턴(155)의 상부면에 부착한다.
도 24를 참조하면, 제 5 절연막 패턴(160)을 제 4 절연막 패턴(155)의 상부면에 형성하여, 제 3 반도체 칩(130)들을 제 5 절연막 패턴(160)으로 덮는다. 본 실시예에서, 제 5 절연막 패턴(160)은 제 3 반도체 칩(130)의 제 3 본딩 패드(132)를 노출시키는 제 3 개구부(161), 및 제 2 배선홀(156)을 노출시키는 제 3 비아홀(153)을 갖는다. 제 3 비아홀(153)은 제 3 반도체 칩(130)의 측면으로부터 이격되어 있다. 또한, 제 3 비아홀(153)은 제 3 반도체 칩(130)의 측면과 실질적으로 평행하게 수직 방향을 따라 연장된다.
도 25를 참조하면, 제 3 비아홀(153)을 통해 노출된 제 2 배선층(192)에 대해서 제 5 전기 도금 공정을 수행하여, 제 3 비아홀(153)을 채우는 제 3 플러그(183)를 형성한다.
도 26을 참조하면, 제 4 시드막(174)을 제 5 절연막 패턴(160)의 상부면에 형성하여, 제 3 플러그(183)와 제 3 본딩 패드(132)를 제 4 시드막(174)으로 연결시킨다. 이때, 제 4 시드막(174)은 지지 기판(S)의 가장자리 상에 위치한 제 1 시드막(171) 부분 상에도 형성된다.
도 27을 참조하면, 제 3 포토레지스트 패턴(PR3)을 제 4 시드막(174)의 상부면에 형성한다. 본 실시예에서, 제 3 포토레지스트 패턴(PR3)은 제 3 플러그(183)와 제 3 본딩 패드(132) 사이에 위치한 제 4 시드막(174) 부분을 노출시키는 개구부를 갖는다.
도 28을 참조하면, 제 3 포토레지스트 패턴(PR3)의 개구부를 통해 노출된 제 6 시드막(176)에 대해서 제 6 전기 도금 공정을 수행하여, 제 3 플러그(183)로부터 제 3 본딩 패드(132)까지 연장된 제 3 재배선층(193)을 형성한다.
다른 실시예로서, 제 3 반도체 칩(130)의 두께가 얇을 경우, 제 4 시드막(174)을 사용하지 않고 제 3 플러그(183)와 제 3 재배선층(193)을 동시에 형성할 수도 있다. 이러한 경우, 제 3 플러그(183)와 제 1 재배선층(193)은 제 3 시드막(173)에 대한 도금 공정을 통해 동시에 형성될 수 있다. 따라서, 제 3 포토레지스트 패턴(PR3)과 제 4 시드막(174)을 형성하는 공정들은 생략될 수 있다.
도 29를 참조하면, 제 3 포토레지스트 패턴(PR3)을 제거한다. 본 실시예에서, 제 3 포토레지스트 패턴(PR3)은 스트립 및/또는 애싱 공정을 통해 제거할 수 있다.
도 30을 참조하면, 잔류된 제 4 시드막(174) 부분을 제거한다. 본 실시예에서, 제 4 시드막(174) 부분은 식각 공정을 통해 제거할 수 있다.
도 31을 참조하면, 제 6 절연막 패턴(165)을 제 5 절연막 패턴(160)의 상부면에 형성하여, 제 3 재배선층(193)을 제 6 절연막 패턴(165)으로 덮는다. 따라서, 제 6 절연막 패턴(165)은 제 3 재배선층(193)을 수용하는 제 3 재배선홀(166)을 갖게 된다. 본 실시예에서, 제 6 절연막 패턴(165)은 제 3 재배선막(193)의 상부면을 노출시키는 개구부(167)를 갖는다.
도 32를 참조하면, 연결 단자(200)를 제 3 재배선막(193)에 연결시킨다. 본 실시예에서, 연결 단자(200)는 개구부(167)를 통해 노출된 제 3 재배선막(193)에 대해서 전기 도금 공정을 통해서 형성할 수 있다. 다른 실시예로서, 연결 단자(200)는 도전성 범프(미도시)를 제 3 재배선막(193)에 실장하여 형성할 수도 있다.
도 33을 참조하면, 지지 기판(S)을 제 1 반도체 칩(110)과 제 1 절연막 패턴(140)으로부터 제거한다. 본 실시예에서, 지지 기판(S)은 그라인딩 공정을 통해서 제거할 수 있다.
제 1 내지 제 3 반도체 칩(110, 120, 130)들 사이에 위치한 절연막 구조물 부분을 절단하여, 도 1에 도시된 멀티-칩 패키지(100)를 완성한다.
본 실시예에 따르면, 플러그 구조물은 시드막에 대한 전기 도금 공정을 통해 형성된다. 따라서, 플러그들을 별도의 마이크로 범프를 이용해서 서로 전기적으로 연결시킬 필요가 없게 된다. 결과적으로, 마이크로 범프 형성을 위한 공정으로 인해 야기되는 제반 문제점들이 완벽하게 해소될 수 있다.
도 34는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100a)는 연결 단자의 위치를 제외하고는 도 1의 멀티-칩 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 34를 참조하면, 본 실시예의 연결 단자(200a)는 제 1 시드막(171)의 하부면에 연결된다. 본 실시예에서, 연결 단자(200a)는 제 1 반도체 칩(110)의 하부면에 형성된 제 4 재배선층(194)을 매개로 제 1 시드막(171)에 연결될 수 있다. 다른 실시예로서, 제 1 시드막(171)이 지지 기판(S)과 같이 제거된다면, 연결 단자(200a)는 제 1 플러그(181)의 하단에 연결된다.
본 실시예에서, 연결 단자(200a)가 제 1 시드막(171) 또는 제 1 플러그(181)에 연결되므로, 제 6 절연막 패턴(165)은 제 3 재배선막(193)의 상부면을 노출시키는 개구부(167)를 가질 필요가 없다. 따라서, 제 3 배선막(193)은 제 6 절연막 패턴(165)으로 완전히 덮여지게 된다.
본 실시예의 멀티-칩 패키지(100a)를 제조하는 방법은 연결 단자(200a)를 제 1 시드막(171) 또는 제 1 플러그(181)에 연결하는 공정을 제외하고는 도 3 내지 도 31을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100a)를 제조하는 방법에 대한 설명은 생략한다.
도 35는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100b)는 패키지 기판(210), 몰딩 부재(220) 및 외부접속단자(230)들을 더 포함한다는 점을 제외하고는 도 1의 멀티-칩 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 35를 참조하면, 도 1의 멀티-칩 패키지(100)가 패키지 기판(210)의 상부에 배치된다. 즉, 도 1의 멀티-칩 패키지(100)가 뒤집어져서, 제 3 재배선막(193)에 연결된 연결 단자(200)가 패키지 기판(210)을 향한다. 즉, 제 3 반도체 칩(130), 제 2 반도체 칩(120) 및 제 1 반도체 칩(110)이 아래로부터 순차적으로 적층된다. 이에 따라, 본 실시예의 멀티-칩 패키지(100b)는 제 1 내지 제 3 본딩 패드(112, 122, 132)들이 배열된 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 액티브 면들이 하부를 향하는 페이스-다운 타입(face-down type) 패키지에 해당된다. 연결 단자(200)는 패키지 기판(210)의 상부면에 실장되어, 패키지 기판(210)의 회로 패턴(미도시)에 전기적으로 접촉한다.
몰딩 부재(220)는 패키지 기판(210)의 상부면에 형성되어, 절연막 구조물을 덮는다. 본 실시예에서, 몰딩 부재(220)는 외부 환경으로부터 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 보호한다. 이러한 기능을 갖는 몰딩 부재(220)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(230)들은 패키지 기판(210)의 하부면에 실장된다. 외부접속단자(230)들은 패키지 기판(230)의 회로 패턴에 전기적으로 접촉한다. 본 실시예에서, 외부접속단자(230)들은 솔더 볼을 포함할 수 있다.
본 실시예의 멀티-칩 패키지(100b)를 제조하는 방법은 연결 단자(200)를 패키지 기판(210)에 실장하는 공정, 몰딩 부재(220)를 패키지 기판(210)의 상부면에 형성하는 공정, 및 외부접속단자(230)들을 패키지 기판(210)의 하부면에 실장하는 공정을 더 포함한다는 점을 제외하고는 도 3 내지 도 33을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100b)를 제조하는 방법에 대한 설명은 생략한다.
도 36은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100c)는 패키지 기판(210), 몰딩 부재(220) 및 외부접속단자(230)들을 더 포함한다는 점을 제외하고는 도 36의 멀티-칩 패키지(100a)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 36을 참조하면, 도 36의 멀티-칩 패키지(100a)가 패키지 기판(210)의 상부에 배치된다. 즉, 제 1 시드막(171) 또는 제 1 플러그(181)에 연결된 연결 단자(200a)는 패키지 기판(210)을 향한다. 이에 따라, 본 실시예의 멀티-칩 패키지(100b)는 제 1 내지 제 3 본딩 패드(112, 122, 132)들이 배열된 제 1 내지 제 3 반도체 칩(110, 120, 130)들의 액티브 면들이 상부를 향하는 페이스-업 타입(face-up type) 패키지에 해당된다. 연결 단자(200a)는 패키지 기판(210)의 상부면에 실장되어, 패키지 기판(210)의 회로 패턴(미도시)에 전기적으로 접촉한다.
몰딩 부재(220)는 패키지 기판(210)의 상부면에 형성되어, 절연막 구조물을 덮는다. 본 실시예에서, 몰딩 부재(220)는 외부 환경으로부터 제 1 내지 제 3 반도체 칩(110, 120, 130)들을 보호한다. 이러한 기능을 갖는 몰딩 부재(220)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(230)들은 패키지 기판(210)의 하부면에 실장된다. 외부접속단자(230)들은 패키지 기판(230)의 회로 패턴에 전기적으로 접촉한다. 본 실시예에서, 외부접속단자(230)들은 솔더 볼을 포함할 수 있다.
본 실시예의 멀티-칩 패키지(100c)를 제조하는 방법은 연결 단자(200a)를 패키지 기판(210)에 실장하는 공정, 몰딩 부재(220)를 패키지 기판(210)의 상부면에 형성하는 공정, 및 외부접속단자(230)들을 패키지 기판(210)의 하부면에 실장하는 공정을 더 포함한다는 점을 제외하고는 도 36의 멀티-칩 패키지(100a)를 제조하는 공정들과 실질적으로 동일한 공정들을 포함한다. 따라서, 본 실시예의 멀티-칩 패키지(100c)를 제조하는 방법에 대한 설명은 생략한다.
한편, 본 실시예들에서는, 멀티-칩 패키지들이 3개의 반도체 칩들을 포함하는 것으로 예시하였다. 그러나, 멀티-칩 패키지는 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
상술한 바와 같이 본 실시예들에 따르면, 반도체 칩들의 측면을 따라 배치된 플러그 구조물을 간단한 도금 공정을 통해서 형성하게 되므로, 플러그들 간의 접속을 위한 마이크로 범프 형성 공정이 요구되지 않는다. 따라서, 마이크로 범프 형성 공정으로 야기되는 제반 문제점들을 완전히 해소할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 제 1 반도체 칩 112 ; 제 1 본딩 패드
120 ; 제 2 반도체 칩 122 ; 제 2 본딩 패드
130 ; 제 3 반도체 칩 132 ; 제 3 본딩 패드
140 ; 제 1 절연막 패턴 141 ; 제 1 개구부
142 ; 제 1 비아홀 145 ; 제 2 절연막 패턴
146 ; 제 1 재배선홀 150 ; 제 3 절연막 패턴
151 ; 제 2 개구부 152 ; 제 2 비아홀
155 ; 제 4 절연막 패턴 156 ; 제 2 재배선홀
160 ; 제 5 절연막 패턴 161 ; 제 3 개구부
162 ; 제 3 비아홀 165 ; 제 4 절연막 패턴
166 ; 제 3 재배선홀 171 ; 제 1 시드막
172 ; 제 2 시드막 173 ; 제 3 시드막
174 ; 제 4 시드막 181 ; 제 1 플러그
182 ; 제 2 플러그 183 ; 제 3 플러그
191 ; 제 1 재배선막 192 ; 제 2 재배선막
193 ; 제 3 재배선막 200 ; 연결 단자
120 ; 제 2 반도체 칩 122 ; 제 2 본딩 패드
130 ; 제 3 반도체 칩 132 ; 제 3 본딩 패드
140 ; 제 1 절연막 패턴 141 ; 제 1 개구부
142 ; 제 1 비아홀 145 ; 제 2 절연막 패턴
146 ; 제 1 재배선홀 150 ; 제 3 절연막 패턴
151 ; 제 2 개구부 152 ; 제 2 비아홀
155 ; 제 4 절연막 패턴 156 ; 제 2 재배선홀
160 ; 제 5 절연막 패턴 161 ; 제 3 개구부
162 ; 제 3 비아홀 165 ; 제 4 절연막 패턴
166 ; 제 3 재배선홀 171 ; 제 1 시드막
172 ; 제 2 시드막 173 ; 제 3 시드막
174 ; 제 4 시드막 181 ; 제 1 플러그
182 ; 제 2 플러그 183 ; 제 3 플러그
191 ; 제 1 재배선막 192 ; 제 2 재배선막
193 ; 제 3 재배선막 200 ; 연결 단자
Claims (10)
- 제 1 본딩 패드를 갖는 제 1 반도체 칩;
상기 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는 제 2 반도체 칩;
상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러싸는 절연막 구조물; 및
상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되도록 도금 공정을 통해 형성되어, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 전기적으로 연결시키는 플러그 구조물을 포함하는 멀티-칩 패키지. - 제 1 항에 있어서, 상기 플러그 구조물은
상기 제 1 반도체 칩의 측면과 인접한 상기 절연막 구조물의 저면에 배치된 제 1 시드막;
상기 제 1 시드막 상에 상기 도금 공정을 통해 형성된 제 1 플러그;
상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 연장된 제 2 시드막;
상기 제 2 시드막 상에 상기 도금 공정을 통해 형성되어, 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막;
상기 제 1 재배선막 상에 상기 도금 공정을 통해 형성된 제 2 플러그;
상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 연장된 제 3 시드막; 및
상기 제 3 시드막 상에 상기 도금 공정을 통해 형성되어, 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 포함하는 멀티-칩 패키지. - 제 2 항에 있어서, 상기 절연막 구조물은
상기 제 1 반도체 칩을 둘러싸고, 상기 제 1 본딩 패드를 노출시키는 제 1 개구부, 및 상기 제 1 시드막과 상기 제 1 플러그를 수용하는 제 1 비아홀을 갖는 제 1 절연막 패턴;
상기 제 1 절연막 패턴 상에 형성되고, 상기 제 1 재배선막을 수용하는 제 1 재배선홀을 갖는 제 2 절연막 패턴;
상기 제 2 절연막 패턴 상에 형성되어 상기 제 2 반도체 칩을 둘러싸고, 상기 제 2 본딩 패드를 노출시키는 제 2 개구부, 및 상기 제 2 시드막과 상기 제 2 플러그를 수용하는 제 2 비아홀을 갖는 제 3 절연막 패턴; 및
상기 제 3 절연막 패턴 상에 형성되고, 상기 제 2 재배선막을 수용하는 제 2 재배선홀을 갖는 제 4 절연막 패턴을 포함하는 멀티-칩 패키지. - 제 1 항에 있어서, 상기 플러그 구조물에 연결된 연결 단자를 더 포함하는 멀티-칩 패키지.
- 제 4 항에 있어서, 상기 연결 단자는 상기 플러그 구조물의 상단에 연결된 멀티-칩 패키지.
- 제 4 항에 있어서,
상기 연결 단자가 실장된 패키지 기판;
상기 패키지 기판의 상부면에 형성되어, 상기 절연막 구조물을 덮는 몰딩 부재; 및
상기 패키지 기판의 하부면에 실장된 외부접속단자를 더 포함하는 멀티-칩 패키지. - 제 1 본딩 패드를 갖는 제 1 반도체 칩의 상부에 배치되고, 제 2 본딩 패드를 갖는 제 2 반도체 칩을 배치하는 단계;
상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 절연막 구조물로 둘러싸는 단계; 및
상기 절연막 구조물 내에 상기 제 1 및 제 2 반도체 칩들의 측면과 이격되는 플러그 구조물을 도금 공정을 통해 형성하여, 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 상기 플러그 구조물을 매개로 전기적으로 연결시키는 단계를 포함하는 멀티-칩 패키지의 제조 방법. - 제 7 항에 있어서, 상기 절연막 구조물과 상기 플러그 구조물을 형성하는 단계는
지지 기판 상에 제 1 시드막을 형성하는 단계;
상기 제 1 시드막 상에 상기 제 1 반도체 칩을 부착하는 단계;
상기 제 1 본딩 패드를 노출시키는 제 1 개구부와 상기 제 1 시드막을 노출시키는 제 1 비아홀을 갖는 제 1 절연막 패턴을 상기 제 1 시드막 상에 형성하여, 상기 제 1 반도체 칩을 상기 제 1 절연막 패턴으로 덮는 단계;
상기 제 1 시드막에 대해서 제 1 도금 공정을 수행하여, 상기 제 1 비아홀 내에 제 1 플러그를 형성하는 단계;
상기 제 1 플러그로부터 상기 제 1 본딩 패드까지 제 2 시드막을 형성하는 단계;
상기 제 2 시드막에 대해서 제 2 도금 공정을 수행하여, 상기 제 1 플러그와 상기 제 1 본딩 패드를 전기적으로 연결시키는 제 1 재배선막을 형성하는 단계;
상기 제 1 재배선막이 노출되도록 상기 제 1 절연막 패턴 상에 제 2 절연막 패턴을 형성하는 단계;
상기 제 2 절연막 패턴 상에 제 2 반도체 칩을 부착하는 단계;
상기 제 1 재배선막을 노출시키는 제 2 비아홀과 상기 제 2 본딩 패드를 노출시키는 제 2 개구부를 갖는 제 3 절연막 패턴을 상기 제 2 절연막 패턴 상에 형성하여, 상기 제 2 반도체 칩을 상기 제 3 절연막 패턴으로 덮는 단계;
상기 제 1 재배선막에 대해서 제 3 도금 공정을 수행하여, 상기 제 2 비아홀 내에 제 2 플러그를 형성하는 단계;
상기 제 2 플러그로부터 상기 제 2 본딩 패드까지 제 3 시드막을 형성하는 단계;
상기 제 3 시드막에 대해서 제 4 도금 공정을 수행하여, 상기 제 2 플러그와 상기 제 2 본딩 패드를 전기적으로 연결시키는 제 2 재배선막을 형성하는 단계; 및
상기 제 2 배선막이 노출되도록 상기 제 3 절연막 패턴 상에 제 4 절연막 패턴을 형성하는 단계를 포함하는 멀티-칩 패키지의 제조 방법. - 제 8 항에 있어서, 상기 제 2 배선막 상에 연결 단자를 형성하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
- 제 8 항에 있어서, 상기 제 1 시드막 상에 연결 단자를 형성하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120075039A KR101985236B1 (ko) | 2012-07-10 | 2012-07-10 | 멀티-칩 패키지 및 그의 제조 방법 |
US13/889,338 US8928150B2 (en) | 2012-07-10 | 2013-05-07 | Multi-chip package and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120075039A KR101985236B1 (ko) | 2012-07-10 | 2012-07-10 | 멀티-칩 패키지 및 그의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140007659A true KR20140007659A (ko) | 2014-01-20 |
KR101985236B1 KR101985236B1 (ko) | 2019-06-03 |
Family
ID=49913312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120075039A KR101985236B1 (ko) | 2012-07-10 | 2012-07-10 | 멀티-칩 패키지 및 그의 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8928150B2 (ko) |
KR (1) | KR101985236B1 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170098629A1 (en) * | 2015-10-05 | 2017-04-06 | Mediatek Inc. | Stacked fan-out package structure |
US9825007B1 (en) * | 2016-07-13 | 2017-11-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with molding layer and method for forming the same |
US11469215B2 (en) | 2016-07-13 | 2022-10-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with molding layer and method for forming the same |
CN111952245A (zh) * | 2020-08-24 | 2020-11-17 | 浙江集迈科微电子有限公司 | 晶圆级贴片互联方式 |
CN111968941B (zh) * | 2020-08-24 | 2024-02-23 | 浙江集迈科微电子有限公司 | 一种晶圆级贴片互联方式 |
CN113299629B (zh) * | 2021-04-09 | 2023-07-25 | 浙江毫微米科技有限公司 | 链路单元及其制备方法、半导体封装结构 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080111431A (ko) * | 2008-12-11 | 2008-12-23 | 주식회사 하이닉스반도체 | 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10320646A1 (de) | 2003-05-07 | 2004-09-16 | Infineon Technologies Ag | Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben |
US7459729B2 (en) | 2006-12-29 | 2008-12-02 | Advanced Chip Engineering Technology, Inc. | Semiconductor image device package with die receiving through-hole and method of the same |
US20080136004A1 (en) | 2006-12-08 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Multi-chip package structure and method of forming the same |
KR100914977B1 (ko) * | 2007-06-18 | 2009-09-02 | 주식회사 하이닉스반도체 | 스택 패키지의 제조 방법 |
KR100909322B1 (ko) | 2007-07-02 | 2009-07-24 | 주식회사 네패스 | 초박형 반도체 패키지 및 그 제조방법 |
KR20090007120A (ko) | 2007-07-13 | 2009-01-16 | 삼성전자주식회사 | 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법 |
KR100885924B1 (ko) | 2007-08-10 | 2009-02-26 | 삼성전자주식회사 | 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법 |
KR101494591B1 (ko) * | 2007-10-30 | 2015-02-23 | 삼성전자주식회사 | 칩 적층 패키지 |
KR100997791B1 (ko) | 2008-08-13 | 2010-12-02 | 주식회사 하이닉스반도체 | 반도체 패키지의 제조 방법 |
KR20100047540A (ko) | 2008-10-29 | 2010-05-10 | 삼성전자주식회사 | 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법 |
US8704350B2 (en) | 2008-11-13 | 2014-04-22 | Samsung Electro-Mechanics Co., Ltd. | Stacked wafer level package and method of manufacturing the same |
US8372689B2 (en) | 2010-01-21 | 2013-02-12 | Advanced Semiconductor Engineering, Inc. | Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof |
KR20110136297A (ko) | 2010-06-14 | 2011-12-21 | 삼성전자주식회사 | 적층형 반도체 패키지 |
US8796834B2 (en) | 2010-06-16 | 2014-08-05 | SK Hynix Inc. | Stack type semiconductor package |
TWI502723B (zh) | 2010-06-18 | 2015-10-01 | Chipmos Technologies Inc | 多晶粒堆疊封裝結構 |
-
2012
- 2012-07-10 KR KR1020120075039A patent/KR101985236B1/ko active IP Right Grant
-
2013
- 2013-05-07 US US13/889,338 patent/US8928150B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080111431A (ko) * | 2008-12-11 | 2008-12-23 | 주식회사 하이닉스반도체 | 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지 |
Also Published As
Publication number | Publication date |
---|---|
US8928150B2 (en) | 2015-01-06 |
KR101985236B1 (ko) | 2019-06-03 |
US20140015145A1 (en) | 2014-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102491103B1 (ko) | 반도체 패키지 및 그 제조방법 | |
US10734367B2 (en) | Semiconductor package and method of fabricating the same | |
US7687899B1 (en) | Dual laminate package structure with embedded elements | |
US8253232B2 (en) | Package on package having a conductive post with height lower than an upper surface of an encapsulation layer to prevent circuit pattern lift defect and method of fabricating the same | |
EP3031080B1 (en) | Embedded packaging with preformed vias | |
US7777351B1 (en) | Thin stacked interposer package | |
JP4943898B2 (ja) | 集積回路パッケージシステムおよびその製造方法 | |
US7829990B1 (en) | Stackable semiconductor package including laminate interposer | |
KR20120078390A (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
CN106601692B (zh) | 半导体封装件、制造该半导体封装件的方法及半导体模块 | |
US9917073B2 (en) | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package | |
KR101985236B1 (ko) | 멀티-칩 패키지 및 그의 제조 방법 | |
CN112908981A (zh) | 半导体设备封装和其制造方法 | |
US20090065936A1 (en) | Substrate, electronic component, electronic configuration and methods of producing the same | |
KR20150073864A (ko) | 비아없는 기판을 갖는 집적 회로 패키징 시스템 및 그것을 제조하는 방법 | |
KR20130015393A (ko) | 반도체 패키지 및 이의 제조 방법 | |
KR101761502B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
TWI712134B (zh) | 半導體裝置及製造方法 | |
KR20190058411A (ko) | 인쇄회로기판을 이용한 반도체 패키지 | |
KR20190037974A (ko) | 인쇄회로기판을 이용한 반도체 패키지 | |
KR101261485B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
KR101384342B1 (ko) | 반도체 패키지 | |
KR101116731B1 (ko) | 듀얼 다이 패키지 | |
KR20170086440A (ko) | 반도체 디바이스 및 그 제조 방법 | |
KR20150031592A (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |