KR20100047540A - 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

웨이퍼 레벨 패키지에 의하면 반도체 칩을 소잉하여 각각의 다이로 분리하기 전에 웨이퍼 상에 다이를 그대로 패키징할 수 있는 장점이 있다. 그러나, 반도체 기술의 발달로 반도체 칩이 축소되면서 패키지 영역 또한 축소되어 표준화된 볼 레이아웃을 실현할 수 없는 문제점이 있다. 때문에, 웨이퍼 상에 다이를 그대로 패키징하는 웨이퍼 레벨 패키지 기술을 사용하여 패키징하되, 통상의 웨이퍼 공정을 통하여 반도체 칩을 제작하여 각각의 다이로 분리한다. 개별 반도체 칩을 수용할 수 있는 별도의 원판 웨이퍼를 준비한다. 원판 웨이퍼 상에 반도체 칩이 안착되고 칩 사이에 간극이 형성되도록 포켓 홀을 구비한다. 반도체 칩과 포켓 홀 사이의 간극을 옥사이드 혹은 폴리마이드로 증착하여 채움으로써 다시 새로운 웨이퍼를 형성한다. 상기 새로운 웨이퍼 상에 재배선 공정을 수행함으로서 웨이퍼 레벨 패키지의 장점을 그대로 실현하되, 반도체 칩의 축소와 관계 없이 볼 레이아웃을 유지한다.
반도체 칩, 패키지, 팬 아웃, 재배선, 옥사이드

Description

팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법{Fan-out wafer level package and method for manufacturing the same}
본 발명은 재배선 레이어가 반도체 칩의 영역보다 더 연장됨으로서 패키지 영역으로 더 확장되고, 외부 접속 패드를 수용할 수 있는 공간이 더 확보되는 팬 아웃 웨이퍼 레벨 패키지에 관한 것으로, 더 상세하게는 반도체 기술의 발달에 따라 반도체 칩의 사이즈가 축소되더라도 볼 사이즈나 패키지 피치는 표준화된 규격대로 유지됨으로써, 패키지 신뢰성이 증진되는 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩은 패키지 조립 기술에 의해 패키지 형태를 갖게 됨으로써 외부환경으로부터의 보호와 용이한 실장 및 동작 신뢰성의 확보를 실현할 수 있게 된다.
패키지 조립 기술에 따라 최근까지 다양한 형태의 패키지 형태가 소개되고 있으나 그 중에서도 칩 스케일 패키지(Chip Scale Package)가 주목을 받고 있다. 칩 스케일 패키지는 패키지 크기가 칩 수준 정도인 패키지로서, 보통 칩 크기의 1.2배 이내의 패키지 크기를 갖는 패키지를 말한다. 이와 같은 칩 스케일 패키지는 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지며, 특히 패키지 크기가 작다는 장점이 있다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러 가지 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이다. 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level) 칩 스케일 패키지(이하 "웨이퍼 레벨 패키지"라 한다)가 대두되고 있다. 웨이퍼 레벨 패키지는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 조립 공정으로 제조된 반도체 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리 작업을 거쳐 제조되는 패키지 형태이다. 웨이퍼 레벨 패키지는 패키지의 열적, 전기적 특성 및 패키지 소형화에 따르는 이점과 웨이퍼 레벨 테스트 적용에 따른 비용 감소와 파급 효과가 매우 크다는 이점을 갖는다.
그러나, 웨이퍼 레벨 패키지(WLP)는 반도체 칩의 사이즈가 계속하여 축소됨에 따라, 필요한 볼 레이아웃(Ball Layout)의 면적보다 반도체 칩의 사이즈가 작아 지게 된다. 그러면, 표준화된 볼 레이아웃을 사용하지 못하고, 볼 사이즈와 볼 피치를 계속하여 축소시켜야 하는 문제점이 있다.
이와 같이, 볼 사이즈와 볼 피치가 감소하게 되면, 표준화된 볼 레이아웃을 사용할 수 없는 문제점이 있다. 또한, 볼 사이즈의 사이즈가 너무 작아지면, 솔더 볼을 접합하는 공정에서도 접합력이 저하되어 접촉 불량을 야기하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체 칩의 사이즈가 축소되더라도, 표준화된 볼 레이아웃을 사용할 수 있는 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 다수의 반도체 칩이 형성된 웨이퍼를 소잉하여 개별 반도체 칩을 준비하고, 플레이트의 폴리머 테이프 상에 다수의 포켓 홀이 구비된 패키지 제조용 웨이퍼를 고정하며, 상기 반도체 칩의 하부면이 상방을 향하도록 뒤집은 상태에서, 반도체 칩의 가장자리와 포켓 홀의 내주면 사이에 균일한 간극이 형성되도록 개별 반도체 칩을 포켓 홀에 안착시키며, 상기 반도체 칩과 포켓 홀 사이의 간극을 이용하여 반도체 칩과 패키지 제조용 웨이퍼를 연결한다.
상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은, 상기 개별 반도체 칩과 포켓 홀 사이의 간극을 옥사이드로 증착하여 반도체 칩과 패키지 제조용 웨이퍼를 연결 고정하는 것을 더 포함한다.
상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은, 상기 개별 반도체 칩과 포켓 홀 사이의 간극을 폴리머 혹은 폴리마이드로 증착하여 반도체 칩과 패키지 제조용 웨이퍼를 연결 고정하는 것을 더 포함한다.
상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은, 상기 개별 반도체 칩과 포켓 홀 사이의 간극을 옥사이드로 증착하여 반도체 칩의 상부면과 패키지 제조용 웨이퍼의 상부면을 연결 고정하고, 상기 나머지 간극을 폴리머 혹은 폴리마이드로 증착하여 반도체 칩의 하부면과 패키지 제조용 웨이퍼의 하부면을 연결 고정하는 것을 더 포함한다.
상기 반도체 칩과 패키지 제조용 웨이퍼의 하부면을 평탄화한 후, 플레이트에 자외선을 조사하고, 폴리머 테이프를 제거함으로써, 플레이트로부터 반도체 칩과 패키지 제조용 웨이퍼를 분리하는 것을 더 포함한다.
반도체 칩의 상부면이 위를 향하도록 한 다음, 반도체 칩과 패키지 제조용 웨이퍼 상에 반도체 칩의 사이즈에 구애받지 않고 표준화된 규격대로 재배선 공정을 수행하는 것을 더 포함한다.
상기 재배선 공정은, 본딩 패드가 노출되도록 패시베이션 레이어가 형성된 반도체 칩 상에 역시 본딩 패드가 노출되도록 절연 및 스트레스 완화용 하부 폴리머 레이어를 증착하고, 상기 하부 폴리어 레이어 상에 일측은 노출된 본딩 패드와 연결되고 타측은 외부로 연장되도록 구리 혹은 금의 재배선 레이어를 증착하며, 상기 재배선 레이어 상에 일측은 재배선 레이어를 모두 커버하되, 타측은 재배선 레이어가 적어도 한 개 이상 개방되도록 보호용 상부 폴리머 레이어를 증착하며, 상기 개방된 재배선 레이어 상에 솔더 볼을 형성하는 것을 더 포함한다.
본 발명의 다른 특징에 의하면, 본 발명은 반도체 칩 제조용 웨이퍼를 소잉하여 낱개로 분리된 개별 반도체 칩과, 상기 반도체 칩이 삽입되면, 안착된 반도체 칩 사이에서 간극을 형성하는 포켓 홀이 구비되고, 포켓 홀 주변으로 패키지 영역을 형성하는 패키지 제조용 웨이퍼 및 상기 반도체 칩을 상기 포켓 홀에 고정하는 연결수단을 포함한다.
상기 반도체 칩 제조용 웨이퍼는, 다수의 반도체 칩으로 구성되고, 상기 반도체 칩은, 집적회로와, 상기 집적회로를 외부의 모듈 기판 패드와 연결하는 본딩 패드와, 상기 본딩 패드가 노출되도록 증착된 패시베이션 레이어를 더 포함하고, 상기 패키지 제조용 웨이퍼는, 상기 반도체 칩의 두께와 동일하고, 반도체 기술의 발달에 따라 상기 반도체 칩의 사이즈가 축소되더라도, 포켓 홀의 사이즈와 관계 없이 국제표준에 규정된 볼 레이아웃에 의거하여 패키지 피치를 형성할 수 있도록 패키지가 형성되는 원판 웨이퍼이며, 상기 연결수단은, 반도체 칩의 상부면과 패키지 제조용 웨이퍼의 상부면을 연결하도록 상기 상부면 사이의 간극에 증착되는 옥사이드와, 반도체 칩의 하부면과 패키지 제조용 웨이퍼의 하부면을 연결하도록 상기 하부면 사이의 간극에 증착되는 폴리머 혹은 폴리마이드를 더 포함한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
반도체 기술의 발달에 따라 반도체 칩의 사이즈가 축소되더라도, 반도체 칩을 통상의 웨이퍼 공정을 통하여 제조하고, 별도로 패키지 제조용 웨이퍼를 준비하여 웨이퍼 상에 개별 반도체 칩이 안착되는 포켓 홀을 형성함으로써, 국제적으로 표준화된 볼 레이아웃을 그대로 실현할 수 있고 패키지의 신뢰성이 확보되는 작용 효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1 및 도 2에 도시된 바와 같이 먼저, 웨이퍼(100)를 준비한다. 웨이퍼(100) 상에 다수의 반도체 칩(110)을 형성한다. 이때, 반도체 칩(100)에는 집적회로(도시되지 않음)와 상기 집적회로를 외부의 모듈 기판 패드(도시되지 않음)와 연결하는 본딩 패드(112)가 형성된다. 반도체 칩(110)의 상부에는 절연체인 패시베이션 레이어(Passivation Laywr)(114)를 형성하되, 본딩 패드(112)가 노출되도록 한다.
본 발명의 바람직한 실시예에 의하면, 웨이퍼(100) 상에 직접회로가 구비되는 반도체 칩(110)을 제조한다. 다음, 반도체 칩(110)을 적합한 두께(D)로 백 랩(Back-Lap)하여 소잉(Sawing) 한다. 소잉 공정을 통하여 웨이퍼(100) 상의 반도체는 개별 반도체 칩(110)으로 분리된다.
따라서, 집접회로와, 상기 집적회로를 외부와 연결하는 본딩 패드(112)가 포함되는 반도체 칩(110)을 웨이퍼(100) 상에 다수 형성한다. 반도체 칩(110) 상에는 절연체인 패시베이션 레이어(114)가 본딩 패드(112)를 노출하도록 증착된다. 상기 다수의 반도체 칩으로 구성된 웨이퍼(100)를 소잉하여 소정의 폭(R)으로 절단함으로써, 상기 반도체 칩(110)은, 집적회로와, 상기 집적회로를 외부의 모듈 기판 패드와 연결하는 본딩 패드(112)와, 상기 본딩 패드가 노출되도록 증착된 패시베이션 레이어(114)를 포함하게 된다.
도 3 및 도 4에 도시된 바와 같이, 상기 백 랩된 웨이퍼의 두께(D)와 동일하고, 개별 반도체 칩(110)의 사이즈(R)와도 대응되지만, 상면에 직접회로가 형성되지 않은 원판 웨이퍼(200)를 준비한다. 여기서, 상기 반도체 칩(110)이 형성된 전자의 웨이퍼(100)를 '칩 제조용 웨이퍼'라 하고, 반도체 칩이 형성되지 않은 후자의 웨이퍼(200)를 '패키지 제조용 웨이퍼'라 한다.
상기 패키지 제조용 웨이퍼(200)에는 상기 개별 반도체 칩(110)의 사이즈(R)와 유사한 포켓 홀(210)을 형성한다. 이때, 상기 포켓 홀(210)의 사이즈(R')에 관계 없이 패키지 제조용 웨이퍼(200)의 패키지 영역(220)은 국제 표준에 규정된 볼 레이아웃(Ball Layout)을 따라 제작한다. 따라서, 패키지 피치는 반도체 칩 혹은 포켓 홀의 사이즈와 관계 없이 일정하게 유지된다.
즉, 본 발명의 바람직한 실시예에 의하면, 반도체 제조 기술의 발달에 따라 반도체 칩(110)의 사이즈가 축소되더라도, 이에 영향을 받지 않고 패키지 할 수 있도록 패키지 영역(210)의 사이즈나 피치는 일정하게 유지되도록 함으로써, 패키지의 신뢰성을 계속하여 확보할 수 있게 된다.
도 5에 도시된 바와 같이, 상기 개별 반도체 칩(110)을 상기 포켓 홀(210)에 안착시키기에 앞서, 포켓 홀(210)이 형성된 패키지 제조용 웨이퍼(200)를 플레이트(Plate)(300) 상에 고정한다. 이때, 정렬을 위하여 일시적으로 웨이퍼(200)를 플레이트(300) 상에 고정하고, 차후에 플레이트(300)로부터 웨이퍼(200)를 분리하 기 위하여, 플레이트(300)에는 자외선(UV)을 조사하면, 접착력(Adhesion)이 소멸되는 폴리머 테이프(310)가 구비된다.
도 6에 도시된 바와 같이, 개별 반도체 칩(110)은 하부면(Bottom)이 위를 향하도록 삽입함으로써, 반도체 칩의 상부면(Top)은 하부에서 플레이트(300)의 폴리머 테이프(310)와 접착된다. 이때, 개별 반도체 칩(110)과 패키지 제조용 웨이퍼(200)의 포켓 홀(210) 사이에는 접착 수단이 삽입될 수 있도록 일정한 간극(R < R')이 요구된다. 상기 간극은 접착 수단이 삽입될 수 있을 정도 이상으로 형성되어야 함은 당연하다. 플레이트(300)와 폴리머 테이프(310)를 이용하여 개별 반도체 칩(110)과 패키지 제조용 웨이퍼(200)를 정렬한다. 다음, 일시 고정된 상태에서 후술하는 공정을 수행할 수 있게 된다.
도 7에 도시된 바와 같이, 개별 반도체 칩(110)을 포켓 홀(210)에 안착시킨 후에는, 옥사이드(Oxide)(410)를 일정한 두께로 증착한다. 상기 간극이 채워짐으로써, 옥사이드(410)에 의하여 반도체 칩(110)의 상부면(Top)과 패키지 제조용 웨이퍼(200)의 상부면(Top)이 연결된다.
도 8에 도시된 바와 같이, 나머지 채워지지 않은 하부면 사이의 간극은 폴리머(Polymer) 혹은 폴리마이드(Polyimide)(420)를 이용하여 채우게 된다. 그리고, 폴리싱(Polishing) 공정을 통하여 하부면을 평탄화한다.
평탄화 공정 후에는, 반도체 칩(110)과 패키지 제조용 웨이퍼(200)를 일시 고정한 플레이트(300)를 제거한다. 전술한 바와 같이, 자외선을 조사함으로써, 용이하게 플레이트(300)를 분리할 수 있다.
도 9에 도시된 바와 같이, 반도체 칩(110)의 상부면(Top)이 위를 향하도록 한 다음, 반도체 칩(110)과 웨이퍼(200)의 상면에 재배선 공정을 수행한다. 이때, 전술한 바와 같이, 상기 반도체 칩(110)에는 집적회로와 상기 집적회로를 외부의 기판 패드와 연결하는 본딩 패드(112)가 형성되어 있어야 한다. 그리고, 본딩 패드가 노출되도록 절연체인 패시베이션 레이어(114)가 형성되어 있어야 한다.
상기 패시베이션 레이어(114) 상에는 하부 폴리머 레이어(1st Polymer Layer)(440)를 형성하며, 마찬가지로 본딩 패드(112)가 외부로 노출되도록 한다. 하부 폴리머 레이어(440)는 절연 기능을 수행하면서 스트레스(Stress) 완화의 기능을 수행한다.
도 10에 도시된 바와 같이, 상기 하부 폴리머 레이어(440) 상에는 재배선 레이어(Redistribution Layer)(450)를 형성한다. 이때 재배선 레이어(450)의 일측은 노출된 본딩 패드(112)와 연결되도록 하고, 타측은 패키지 영역(220) 측으로 연장되도록 한다. 이 때, 재배선 레이어(450)는 구리(Cu) 혹은 금(Au)과 같이 전기전도성이 우수한 금속으로 증착된다. 여기서, 재배선 레이어라고 명칭한 이유는 상기 본딩 패드가 재배선 레이어를 통하여 보다 큰 크기의 다른 패드로 재배선됨으로써, 후술할 다수의 외부 접속 단자와 전기적으로 연결되기 때문이다.
도 11에 도시된 바와 같이, 재배선 레이어(450) 상에는 상부 폴리머 레이어(2st Polymer Layer)(460)를 형성한다. 상부 폴리머 레이어(460)는 일측의 재배선 레이어를 모두 커버하도록 증착되되, 재배선 레이어의 타측은 개방되도록 한다. 따라서, 상부 폴리머 레이어가 개방됨으로써, 노출된 재배선 레이어의 타측은 내부 접속 단자를 구성하게 된다.
도 12에 도시된 바와 같이, 상기 내부 접속 단자에는 솔더 볼(470)이 형성된다. 이와 같이, 솔더 볼(470)은 재배선 레이어(450)와 접속된 반도체 칩(110)이 모듈 기판 패드와 연결되도록 외부 접속 단자의 기능을 수행하게 된다.
도 13에 도시된 바와 같이, 소잉 공정을 거치게 되면, 팬 아웃 웨이퍼 레벨 패키지가 완성된다.
이상에서 살펴본 바와 같이, 본 발명은 반도체 기술의 발달에 따라 반도체 칩의 사이즈가 축소되더라도 볼 사이즈나 패키지 피치는 표준화된 규격대로 유지됨으로써, 국제 표준에 규정된 볼 레이아웃을 실현한다. 또한, 재배선 레이어가 반도체 칩의 영역보다 더 연장되고, 패키지 영역으로 더 확장되며, 외부 접속 패드를 수용할 수 있는 공간이 더 확보된다. 이를 위하여 반도체 칩은 통상의 웨이퍼 공정에 따라 제조된 후 개별 칩으로 분리하여 준비되고, 별도의 원판 웨이퍼에 상기 반도체 칩이 수용될 수 있는 포켓 홀을 형성한다. 따라서, 반도체 칩과 포켓 홀 사이의 간극에 옥사이드 혹은 폴리마이드를 증착하여 반도체 칩을 패키지 제조용 웨이퍼에 고정 설치하며, 재배선 공정을 통하여 패키지 영역을 확장하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1 및 도 2는 본 발명에 의한 반도체 칩 제조용 웨이퍼의 구성을 각각 나타내는 평면도 및 부분 단면도.
도 3 및 도 4는 본 발명에 의한 패키지 제조용 웨이퍼의 구성을 각각 나타내는 평면도 및 부분 단면도.
도 5는 본 발명에 의한 패키지 제조용 웨이퍼가 플레이트 상에 고정된 구성을 나타내는 부분 단면도.
도 6은 본 발명에 의한 포켓 홀에 반도체 칩이 안착된 구성을 나타내는 부분 단면도.
도 7은 본 발명에 의한 간극에 옥사이드가 증착된 구성을 나타내는 부분 단면도.
도 8은 본 발명에 의한 간극에 폴리마이드가 증착된 구성을 나타내는 부분 단면도.
도 9는 본 발명에 의한 반도체 칩과 패키지 제조용 웨이퍼의 패키지 영역 상에 하부 폴리머 레이어가 증착된 구성을 나타내는 부분 단면도.
도 10은 본 발명에 의한 하부 폴리머 레이어 상에 재배선 레이어가 증착된 구성을 나타내는 부분 단면도.
도 11은 본 발명에 의한 재배선 레이어 상에 상부 폴리머 레이어가 증착된 구성을 나타내는 부분 단면도.
도 12는 본 발명에 의한 상부 폴리머 레이어 상에 솔더 볼이 형성된 구성을 나타내는 부분 단면도.
도 13은 본 발명에 의한 팬 아웃 레벨 패키지의 구성을 나타내는 단면도.
**도면의 주요구성에 대한 부호의 설명**
100: 칩 제조용 웨이퍼 110: 반도체 칩
112: 본딩 패드 114: 패시베이션 레이어
200: 패키지 제조용 레이어 210: 포켓 홀
220: 패키지 영역 300: 플레이트
310: 폴리머 테이프 410: 옥사이드
420: 폴리마이드 440: 하부 폴리머 레이어
450: 재배선 레이어 460: 폴리머 레이어
470: 솔더 볼

Claims (9)

  1. 다수의 반도체 칩이 형성된 웨이퍼를 소잉하여 개별 반도체 칩을 준비하고,
    플레이트의 폴리머 테이프 상에 다수의 포켓 홀이 구비된 패키지 제조용 웨이퍼를 고정하며,
    상기 반도체 칩의 하부면이 상방을 향하도록 뒤집은 상태에서, 반도체 칩의 가장자리와 포켓 홀의 내주면 사이에 균일한 간극이 형성되도록 개별 반도체 칩을 포켓 홀에 안착시키며,
    상기 반도체 칩과 포켓 홀 사이의 간극을 이용하여 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것을 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은,
    상기 개별 반도체 칩과 포켓 홀 사이의 간극을 옥사이드로 증착하여 반도체 칩과 패키지 제조용 웨이퍼를 연결 고정하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은,
    상기 개별 반도체 칩과 포켓 홀 사이의 간극을 폴리머 혹은 폴리마이드로 증 착하여 반도체 칩과 패키지 제조용 웨이퍼를 연결 고정하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체 칩과 패키지 제조용 웨이퍼를 연결하는 것은,
    상기 개별 반도체 칩과 포켓 홀 사이의 간극을 옥사이드로 증착하여 반도체 칩의 상부면과 패키지 제조용 웨이퍼의 상부면을 연결 고정하고,
    상기 나머지 간극을 폴리머 혹은 폴리마이드로 증착하여 반도체 칩의 하부면과 패키지 제조용 웨이퍼의 하부면을 연결 고정하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체 칩과 패키지 제조용 웨이퍼의 하부면을 평탄화한 후, 플레이트에 자외선을 조사하고, 폴리머 테이프를 제거함으로써, 플레이트로부터 반도체 칩과 패키지 제조용 웨이퍼를 분리하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  6. 제 1 항에 있어서,
    반도체 칩의 상부면이 위를 향하도록 한 다음, 반도체 칩과 패키지 제조용 웨이퍼 상에 반도체 칩의 사이즈에 구애받지 않고 표준화된 규격대로 재배선 공정 을 수행하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  7. 제 6 항에 있어서,
    상기 재배선 공정은,
    본딩 패드가 노출되도록 패시베이션 레이어가 형성된 반도체 칩 상에 역시 본딩 패드가 노출되도록 절연 및 스트레스 완화용 하부 폴리머 레이어를 증착하고,
    상기 하부 폴리어 레이어 상에 일측은 노출된 본딩 패드와 연결되고 타측은 외부로 연장되도록 구리 혹은 금의 재배선 레이어를 증착하며,
    상기 재배선 레이어 상에 일측은 재배선 레이어를 모두 커버하되, 타측은 재배선 레이어가 적어도 한 개 이상 개방되도록 보호용 상부 폴리머 레이어를 증착하며,
    상기 개방된 재배선 레이어 상에 솔더 볼을 형성하는 것을 더 포함하는 팬 아웃 웨이퍼 레벨 패키지 제조방법.
  8. 반도체 칩 제조용 웨이퍼를 소잉하여 낱개로 분리된 개별 반도체 칩;
    상기 반도체 칩이 삽입되면, 안착된 반도체 칩 사이에서 간극을 형성하는 포켓 홀이 구비되고, 포켓 홀 주변으로 패키지 영역을 형성하는 패키지 제조용 웨이퍼; 및
    상기 반도체 칩을 상기 포켓 홀에 고정하는 연결수단을 포함하는 팬 아웃 웨이퍼 레벨 패키지.
  9. 제 8 항에 있어서,
    상기 반도체 칩 제조용 웨이퍼는, 다수의 반도체 칩으로 구성되고, 상기 반도체 칩은, 집적회로와, 상기 집적회로를 외부의 모듈 기판 패드와 연결하는 본딩 패드와, 상기 본딩 패드가 노출되도록 증착된 패시베이션 레이어를 더 포함하고,
    상기 패키지 제조용 웨이퍼는, 상기 반도체 칩의 두께와 동일하고, 반도체 기술의 발달에 따라 상기 반도체 칩의 사이즈가 축소되더라도, 포켓 홀의 사이즈와 관계 없이 국제표준에 규정된 볼 레이아웃에 의거하여 패키지 피치를 형성할 수 있도록 패키지가 형성되는 원판 웨이퍼이며,
    상기 연결수단은, 반도체 칩의 상부면과 패키지 제조용 웨이퍼의 상부면을 연결하도록 상기 상부면 사이의 간극에 증착되는 옥사이드와, 반도체 칩의 하부면과 패키지 제조용 웨이퍼의 하부면을 연결하도록 상기 하부면 사이의 간극에 증착되는 폴리머 혹은 폴리마이드를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515256A (zh) * 2012-06-15 2014-01-15 英飞凌科技股份有限公司 用于制造芯片封装的方法、芯片封装和晶圆级封装
US8928150B2 (en) 2012-07-10 2015-01-06 Samsung Electronics Co., Ltd. Multi-chip package and method of manufacturing the same
US8981543B2 (en) 2012-07-31 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
CN104952745A (zh) * 2015-07-08 2015-09-30 华进半导体封装先导技术研发中心有限公司 芯片后组装扇出型封装结构及其生产工艺
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9553000B2 (en) 2011-06-28 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
CN113675156A (zh) * 2021-07-31 2021-11-19 江苏纳沛斯半导体有限公司 一种扇出型封装晶圆
KR20240001888A (ko) 2022-06-28 2024-01-04 주식회사 실리콘마이터스 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553000B2 (en) 2011-06-28 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
CN103515256A (zh) * 2012-06-15 2014-01-15 英飞凌科技股份有限公司 用于制造芯片封装的方法、芯片封装和晶圆级封装
US9917036B2 (en) 2012-06-15 2018-03-13 Infineon Technologies Ag Chip package and a wafer level package
US8928150B2 (en) 2012-07-10 2015-01-06 Samsung Electronics Co., Ltd. Multi-chip package and method of manufacturing the same
US8981543B2 (en) 2012-07-31 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US10700025B2 (en) 2013-03-15 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US11133274B2 (en) 2013-03-15 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
CN104952745A (zh) * 2015-07-08 2015-09-30 华进半导体封装先导技术研发中心有限公司 芯片后组装扇出型封装结构及其生产工艺
CN113675156A (zh) * 2021-07-31 2021-11-19 江苏纳沛斯半导体有限公司 一种扇出型封装晶圆
CN113675156B (zh) * 2021-07-31 2023-10-17 江苏纳沛斯半导体有限公司 一种扇出型封装晶圆
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