KR20240001888A - 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지 - Google Patents

마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지 Download PDF

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KR20240001888A
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Abstract

본 발명은 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.
본 발명은 마름모 형상을 갖는 반도체 칩 및 상기 반도체 칩의 일면에 형성된 복수의 솔더 볼로 이루어진 솔더볼 어레이를 포함하고, 상기 반도체 칩의 네 각 중에서 짧은 대각선 방향으로 마주보는 두 각은 120°이고, 긴 대각선 방향으로 마주보는 두 각은 120°이다.
본 발명에 따르면, 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있고, 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.

Description

마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지{WAFER LEVEL CHIP SCALE PACKAGE WITH RHOMBUS SHAPE}
본 발명은 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있고, 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.
최근 휴대 전화 등 휴대용 전자 기기의 발전이 급속히 이루어지면서, 각 전자 기기 간의 융합화, 복합화가 빠르게 진행되고 있다. 예를 들어, 휴대 전화의 경우 카메라 기능, MP3 플레이 기능, DMB 기능 등 다양한 기능이 복합화되고 고성능화되고 있다.
그러나 휴대용 전자 기기는 작고 가벼워 휴대가 편해야 하는데, 상기의 다기능화, 복합화와는 배치되는 점이 있다. 즉 다기능화, 복합화가 진행될수록 휴대용 전자 기기의 크기는 커질 수밖에 없는데, 이를 해결하기 위한 방안 중 부품의 소형화가 가장 크게 기여할 수 있다.
칩 스케일 패키지(chip scale package, CSP)란 패키지의 크기가 반도체 칩의 크기의 대략 1.2배 이내인 패키지를 말한다.
일반적인 칩 스케일 패키지의 제조방법은 반도체 공정을 거쳐 완성된 웨이퍼를 각각의 반도체 칩으로 개별화(singulation)한 후 이를 패키지화한다. 부품의 소형화, 대량 생산 추세에 맞추어 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package, WLCSP)가 대두되고 있다.
웨이퍼 레벨 칩 스케일 패키지는 웨이퍼 상태에서 패키지 공정을 수행하여 회로를 재배선(redistribution)하거나 플립칩(flip-chip) 범핑을 수행하여 패키지 구조를 완성한 후 이를 개별화함으로써 패키지로 완성된다. 따라서 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩의 크기와 거의 같아 소형이고, 모든 패키징 공정이 웨이퍼 레벨에서 이루어져 대량 생산이 가능하여 제조 원가를 낮출 수 있다.
한편, 종래 기술에 따르면, 직사각형 또는 정사각형 형상을 갖는 반도체 칩의 일면에 솔더 볼들을 배열한 후 이 솔더 볼들을 인쇄회로기판에 연결하는 방식이 적용되기 때문에, 반도체 칩의 사이즈를 줄이는데 한계가 있다는 문제점이 있다.
이하에서는, 이러한 문제점을 도 1 및 도 2를 참조하여 구체적으로 설명한다.
도 1은 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이고, 도 2는 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 구성하는 솔더볼 어레이의 구체적이고 예시적인 배열 구성을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(1)는 인쇄회로기판과 연결하기 위해 배열되어 있는 솔더 볼들로 이루어진 솔더볼 어레이(3)가 정사각형 또는 직사각형 형상을 갖는 반도체 칩(2)의 일면에 형성된 구조를 갖는다. 도면에서는 솔더 볼이 16개인 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이다.
솔더볼 어레이(3)를 구성하는 각각의 솔더 볼들은 인접하는 솔더 볼들과의 단락을 방지하기 위해 서로 일정한 간격을 유지해야 하고, 솔더볼 어레이(3)의 외곽에 위치한 솔더 볼들(SB1, SB2, SB3, SB4, SB5, SB8, SB9, SB412, SB13, SB14, SB15, SB16)과 반도체 칩의 에지(edge)와의 간격도 일정하게 유지되어야 한다.
따라서, 반도체 칩의 기초 구조물인 반도체 다이(die)의 사이즈를 설계적으로 줄일 수 있는 경우에도, 이러한 솔더 볼들 사이에 유지되어야 하는 간격, 외곽 솔더볼들과 반도체 칩의 에지 사이에 유지되어야 하는 간격과 관련한 규칙으로 인하여, 반도체 칩의 사이즈를 줄일 수 없게 된다는 문제점이 있다.
공개특허공보 제10-2015-0116308호(공개일자: 2015년 10월 15일, 명칭: 반도체 패키지 및 반도체 디바이스의 패키징 방법) 공개특허공보 제10-2010-0047540호(공개일자: 2010년 05월 10일, 명칭: 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법)
본 발명의 기술적 과제는 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있는 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 과제는 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 제공하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지는 마름모 형상을 갖는 반도체 칩 및 상기 반도체 칩의 일면에 형성된 복수의 솔더 볼로 이루어진 솔더볼 어레이를 포함하고, 상기 반도체 칩의 4개의 내각 중에서 짧은 대각선 방향으로 마주보는 2개의 내각은 120°이고, 긴 대각선 방향으로 마주보는 2개의 내각은 120°이다.
본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 있어서, 상기 솔더볼 어레이를 구성하는 각각의 솔더 볼의 이격 거리는 동일한 것을 특징으로 한다.
본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 있어서, 상기 반도체 칩은 2개의 정삼각형이 결합된 평면 형상을 갖고, 상기 솔더볼 어레이를 구성하는 복수의 솔더 볼은 상기 반도체 칩의 일면에 상기 반도체 칩의 짧은 대각선 및 긴 대각선을 기준으로 대칭적으로 배열되어 있는 것을 특징으로 한다.
본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 있어서, 상기 반도체 칩의 일면에 해당하는 2개의 정삼각형 영역 중에서 어느 1개의 정삼각형 영역에 중심점이 위치하며, 서로 인접하는 3개의 솔더 볼의 중심점을 연결하는 3개의 선분은 정삼각형을 이루는 것을 특징으로 한다.
본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지에 있어서, 상기 반도체 칩의 짧은 대각선 상에는 n개의 솔더 볼이 배열되어 있고, 상기 반도체 칩의 짧은 대각선의 상하 영역에는 상기 n개에서 1개가 될 때까지 하나씩 줄어드는 갯수의 솔더 볼이 서로 엇갈리게 배열되어 있는 것을 특징으로 한다.
본 발명에 따르면, 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있는 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.
또한, 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.
도 1은 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이고,
도 2는 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 구성하는 솔더볼 어레이의 구체적이고 예시적인 배열 구성을 나타낸 도면이고,
도 3은 본 발명의 일 실시 예에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이고,
도 4는 발명의 일 실시 예에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 구성하는 솔더볼 어레이의 구체적이고 예시적인 배열 구성을 나타낸 도면이고,
도 5는 도 4의 A 부분을 확대하여 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지의 우측 모서리 영역에서의 이격 수치를 계산하는 과정을 설명하기 위한 도면이다.
본 명세서에 개시된 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이고, 도 4는 발명의 일 실시 예에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지를 구성하는 솔더볼 어레이의 구체적이고 예시적인 배열 구성을 나타낸 도면이고, 도 5는 도 4의 A 부분을 확대하여 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지의 우측 모서리 영역에서의 이격 수치를 계산하는 과정을 설명하기 위한 도면이다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지(10)는 마름모 형상을 갖는 반도체 칩 및 반도체 칩의 일면에 형성된 복수의 솔더 볼로 이루어진 솔더볼 어레이를 포함하고, 반도체 칩의 4개의 내각 중에서 짧은 대각선(X) 방향으로 마주보는 2개의 내각은 120°이고, 긴 대각선(Y) 방향으로 마주보는 2개의 내각은 120°이 되도록 구성된다.
이러한 구성에 따르면, 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있다.
이러한 구성 및 그에 따른 효과를 보다 구체적으로 설명하면 다음과 같다.
앞서 설명한 바 있지만, 종래 기술에 따르면, 웨이퍼 레벨 칩 스케일 패키지(1) 제작에 있어서, 직사각형 또는 정사각형 형상을 갖는 반도체 칩(2)의 일면에 솔더 볼들을 배열한 후, 이 솔더 볼들을 인쇄회로기판에 연결하는 방식이 적용되기 때문에, 반도체 칩(2)의 사이즈를 줄이는데 한계가 있다는 문제점이 있다.
이하에서는, 이러한 문제점을 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지(1)를 나타낸 도 1 및 종래 기술에 따른 정사각형 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지(1)를 구성하는 솔더볼 어레이(3)의 구체적이고 예시적인 배열 구성을 나타낸 도 2를 참조하여 구체적으로 설명하면 다음과 같다.
도 1 및 도 2를 참조하면, 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(1)는 인쇄회로기판과 연결하기 위해 배열되어 있는 솔더 볼들로 이루어진 솔더볼 어레이(3)가 정사각형 형상을 갖는 반도체 칩(2)의 일면에 형성된 구조를 갖는다. 도면에서는 솔더 볼이 16개인 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이이며, 반도체 칩(2)은 직사각형 형상을 갖도록 구성될 수도 있다.
솔더볼 어레이(3)를 구성하는 각각의 솔더 볼들은 인접하는 솔더 볼들과의 단락을 방지하기 위해 서로 일정한 간격을 유지해야 하고, 솔더볼 어레이(3)의 외곽에 위치한 솔더 볼들(SB1, SB2, SB3, SB4, SB5, SB8, SB9, SB412, SB13, SB14, SB15, SB16)과 반도체 칩의 에지(edge)와의 간격도 일정하게 유지되어야 한다.
도면에는 일반적인 기준으로서, 솔더 볼들의 직경은 0.2mm, 솔더 볼들 사이의 간격은 0.2mm, 외곽에 위치한 솔더 볼들(SB1, SB2, SB3, SB4, SB5, SB8, SB9, SB412, SB13, SB14, SB15, SB16)과 반도체 칩의 에지와의 간격은 0.1mm로 도시되어 있다. 이러한 수치는 칩의 종류 등에 따라 다소 변동될 수 있는 값이나, 현재 일반적으로 요구되는 규격이다.
따라서, 이러한 솔더 볼들 사이에 유지되어야 하는 간격, 외곽 솔더 볼들과 반도체 칩의 에지 사이에 유지되어야 하는 간격과 관련한 규칙으로 인하여, 반도체 칩의 기초 구조물인 반도체 다이(die)의 사이즈를 설계적으로 줄일 수 있는 경우에도 불구하고, 결과적으로는 반도체 칩의 사이즈를 줄일 수 없게 된다는 문제점이 있다.
본 발명은 종래 기술의 이러한 문제점을 해결하기 위한 것으로서, 웨이퍼 레벨 칩 스케일 패키지(10)를 마름모 형상을 갖는 반도체 칩(100) 및 반도체 칩(100)의 일면에 형성된 복수의 솔더 볼(SB1, SB2, SB3, ...)로 이루어진 솔더볼 어레이(200)를 포함하도록 구성하고, 반도체 칩(100)의 4개의 내각 중에서 짧은 대각선(X) 방향으로 마주보는 2개의 내각은 120°이고, 긴 대각선(Y) 방향으로 마주보는 2개의 내각은 120°이 되도록 구성된다.
본 발명의 이러한 구성에 따르면, 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있고, 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.
예를 들어, 솔더볼 어레이(200)를 구성하는 각각의 솔더 볼의 이격 거리는 동일하도록 구성될 수 있다.
예를 들어, 반도체 칩(100)은 2개의 정삼각형이 결합된 평면 형상을 갖고, 솔더볼 어레이(200)를 구성하는 복수의 솔더 볼은 반도체 칩(100)의 일면에 반도체 칩(100)의 짧은 대각선(X) 및 긴 대각선(Y)을 기준으로 대칭적으로 배열되고, 반도체 칩(100)의 일면에 해당하는 2개의 정삼각형 영역 중에서 어느 1개의 정삼각형 영역에 중심점이 위치하며, 서로 인접하는 3개의 솔더 볼의 중심점을 연결하는 3개의 선분은 정삼각형을 이루도록 구성될 수 있다. 또한, 예를 들어, 반도체 칩(100)의 짧은 대각선(X) 상에는 n개의 솔더 볼이 배열되고, 반도체 칩의 짧은 대각선(X)의 상하 영역에는 n개에서 1개가 될 때까지 하나씩 줄어드는 갯수의 솔더 볼이 서로 엇갈리게 배열되도록 구성될 수 있다.
이하에서는 칩 사이즈 축소를 입증하는 구체적인 검증예를 설명한다.
이하의 검증예에서, 솔더 볼들의 직경은 0.2mm, 솔더 볼들 사이의 간격은 0.2mm이고, 외곽에 위치한 솔더 볼들(SB1, SB2, SB3, SB4, SB6, SB7, SB10, SB11, SB13, SB14, SB15, SB16)과 반도체 칩의 에지 즉, 마름모의 네변과의 간격은 0.1mm이다.
도 4 및 도 5에 예시된 바와 같이, 본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지(10)를 구성하는 반도체 칩(100)은 마름모 형상을 갖고, 반도체 칩(100)의 4개의 내각 중에서 짧은 대각선(X) 방향으로 마주보는 2개의 내각은 120°이고, 긴 대각선(Y) 방향으로 마주보는 2개의 내각은 120°이다.
특히, 도 4 및 도 5에 본 발명에 따른 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지(10)의 우측 모서리 영역에서의 이격 수치를 계산하는 과정이 개시되어 있다.
도 4 및 도 5를 참조하면, 솔더볼 어레이(200)를 구성하는 솔더 볼은 16개이고, 짧은 대각선(X)의 우측 종단 영역에 위치하는 솔더 볼(SB10)의 반경은 0.1mm이고, 이 솔더 볼(SB10)과 반도체 칩(100)의 에지, 즉, 마름모의 한 변과의 간격은 0.1mm이므로, 직각삼각형의 한 변의 길이는 0.1mm이다. 또한, 직각삼각형의 빗변의 길이는 0.2/cos30° = 0.231mm이다.
따라서, 정삼각형의 한 변의 길이는 0.4mm×3 + 2×0.231 = 1.662mm이다.
1개의 정사각형의 면적은
Figure pat00001
×1.6622/4 = 1.183mm2이며, 마름모의 면적은2×1.183mm2 = 2.366mm2 이다.
이러한 과정을 거쳐 마름모의 면적을 구함으로써, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지를 구성하는 반도체 칩(100)의 면적을 구할 수 있으며, 이러한 연산법은 아래의 모든 검증예에 동일하게 적용될 수 있다.
아래 표 1은 솔더 볼이 9개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 검증예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예1
(Square)		 9(3×3) 0.2 0.2 0.1 1.2 1.2 1.440 -
실시예1
(Rhombus)		 9 0.2 0.2 0.1 1.262 N/A 1.364 94.729
표 1을 참조하면, 정사각형 구조의 종래 기술에 따르면, 9개의 솔더 볼을 반도체 칩에 배열하기 위하여 1.440mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 9개의 솔더 볼을 반도체 칩에 배열하기 위하여 1.364mm2의 면적을 갖는 반도체 칩(100)이 필요하다. 따라서, 9개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 5.271% 줄어드는 효과가 있다.
아래 표 2는 솔더 볼이 16개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 실험예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예2
(Square)		 16(4×4) 0.2 0.2 0.1 1.6 1.6 2.560 -
실시예2
(Rhombus)		 16 0.2 0.2 0.1 1.662 N/A 2.366 92.416
표 2를 참조하면, 정사각형 구조의 종래 기술에 따르면, 16개의 솔더 볼을 반도체 칩에 배열하기 위하여 2.560mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 16개의 솔더 볼을 반도체 칩(100)에 배열하기 위하여 2.366mm2의 면적을 갖는 반도체 칩이 필요하다. 따라서, 16개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 7.584% 줄어드는 효과가 있다.
아래 표 3은 솔더 볼이 25개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 실험예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예3
(Square)		 25(5×5) 0.2 0.2 0.1 2 2 4.000 -
실시예3
(Rhombus)		 25 0.2 0.2 0.1 2.062 N/A 3.642 91.043
표 3을 참조하면, 정사각형 구조의 종래 기술에 따르면, 25개의 솔더 볼을 반도체 칩에 배열하기 위하여 4.000mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 25개의 솔더 볼을 반도체 칩에 배열하기 위하여 3.642mm2의 면적을 갖는 반도체 칩(100)이 필요하다. 따라서, 25개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 8.957% 줄어드는 효과가 있다.
아래 표 4는 솔더 볼이 36개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 실험예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예4
(Square)		 36(6×6) 0.2 0.2 0.1 2.4 2.4 5.760 -
실시예4
(Rhombus)		 36 0.2 0.2 0.1 2.462 N/A 5.192 90.132
표 4를 참조하면, 정사각형 구조의 종래 기술에 따르면, 36개의 솔더 볼을 반도체 칩에 배열하기 위하여 5.760mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 36개의 솔더 볼을 반도체 칩(100)에 배열하기 위하여 5.192mm2의 면적을 갖는 반도체 칩이 필요하다. 따라서, 36개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 9.868% 줄어드는 효과가 있다.
아래 표 5는 솔더 볼이 49개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 실험예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예5
(Square)		 49(7×7) 0.2 0.2 0.1 2.8 2.8 7.840 -
실시예5
(Rhombus)		 49 0.2 0.2 0.1 2.862 N/A 7.016 89.485
표 5를 참조하면, 정사각형 구조의 종래 기술에 따르면, 49개의 솔더 볼을 반도체 칩에 배열하기 위하여 7.840mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 49개의 솔더 볼을 반도체 칩에 배열하기 위하여 7.016mm2의 면적을 갖는 반도체 칩(100)이 필요하다. 따라서, 49개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 10.515% 줄어드는 효과가 있다.
아래 표 6은 솔더 볼이 100개인 경우, 정사각형 구조의 종래 기술과 마름모 구조의 본 발명을 비교한 실험예이다.
Type Solder Ball count(개) Ball size
(mm)		 Space
(mm)		 Edge
(mm)		 X
(mm)		 Y
(mm)		 Area
(mm2)		 Area
Ratio
(%)
비교예6
(Square)		 100(10×10) 0.2 0.2 0.1 4 4 16.000 -
실시예6
(Rhombus)		 100 0.2 0.2 0.1 4.062 N/A 14.132 88.326
표 6을 참조하면, 정사각형 구조의 종래 기술에 따르면, 100개의 솔더 볼을 반도체 칩에 배열하기 위하여 16.000mm2의 면적을 갖는 반도체 칩(1)이 필요하지만, 마름모 구조의 본 발명에 따르면, 100개의 솔더 볼을 반도체 칩(100)에 배열하기 위하여 14.132mm2의 면적을 갖는 반도체 칩이 필요하다. 따라서, 100개의 솔더 볼을 반도체 칩에 배열하는 과정에서, 본 발명은 종래 기술 대비 반도체 칩(100)의 면적이 11.674% 줄어드는 효과가 있다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 종래의 직사각형 또는 정사각형 칩 패키지 대비 칩 사이즈를 5~12% 정도 줄일 수 있는 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.
또한, 종래의 반도체 제조 장비를 이용하여도 제작이 가능한 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지가 제공되는 효과가 있다.
10: 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지
100: 반도체 칩
200: 솔더볼 어레이(solder ball array)
SB1, SB2, ..., SB16: 솔더 볼
X: 짧은 대각선
Y: 긴 대각선

Claims (5)

  1. 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지로서,
    마름모 형상을 갖는 반도체 칩; 및
    상기 반도체 칩의 일면에 형성된 복수의 솔더 볼로 이루어진 솔더볼 어레이를 포함하고,
    상기 반도체 칩의 4개의 내각 중에서 짧은 대각선 방향으로 마주보는 2개의 내각은 120°이고, 긴 대각선 방향으로 마주보는 2개의 내각은 120°인, 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제1항에 있어서,
    상기 솔더볼 어레이를 구성하는 각각의 솔더 볼의 이격 거리는 동일한 것을 특징으로 하는, 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제2항에 있어서,
    상기 반도체 칩은 2개의 정삼각형이 결합된 평면 형상을 갖고,
    상기 솔더볼 어레이를 구성하는 복수의 솔더 볼은 상기 반도체 칩의 일면에 상기 반도체 칩의 짧은 대각선 및 긴 대각선을 기준으로 대칭적으로 배열되어 있는 것을 특징으로 하는, 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  4. 제3항에 있어서,
    상기 반도체 칩의 일면에 해당하는 2개의 정삼각형 영역 중에서 어느 1개의 정삼각형 영역에 중심점이 위치하며, 서로 인접하는 3개의 솔더 볼의 중심점을 연결하는 3개의 선분은 정삼각형을 이루는 것을 특징으로 하는, 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩의 짧은 대각선 상에는 n개의 솔더 볼이 배열되어 있고,
    상기 반도체 칩의 짧은 대각선의 상하 영역에는 상기 n개에서 1개가 될 때까지 하나씩 줄어드는 갯수의 솔더 볼이 서로 엇갈리게 배열되어 있는 것을 특징으로 하는, 마름모 형상을 갖는 웨이퍼 레벨 칩 스케일 패키지.
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