JP4103888B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4103888B2 JP4103888B2 JP2004351806A JP2004351806A JP4103888B2 JP 4103888 B2 JP4103888 B2 JP 4103888B2 JP 2004351806 A JP2004351806 A JP 2004351806A JP 2004351806 A JP2004351806 A JP 2004351806A JP 4103888 B2 JP4103888 B2 JP 4103888B2
- Authority
- JP
- Japan
- Prior art keywords
- sealing layer
- resin sealing
- semiconductor substrate
- semiconductor device
- wlcsp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01066—Dysprosium [Dy]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01067—Holmium [Ho]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
本発明は、半導体装置に関し、特に、チップサイズ・パッケージ（ＣＳＰ：Chip Size Package）やウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ：Wafer Lebel Chip Size Package）等の面実装型半導体装置における半導体基板のそりを防止するとともに、この半導体基板の実装強度を向上させ、さらには放熱特性を向上させることが可能な技術に関するものである。
近年、ノート型パーソナルコンピュータ、デジタル式カメラ付き携帯用電話機等におけるように、電子機器の小型化、薄厚化、軽量化の進歩はめざましく、従来のデュアル・インライン・パッケージ（ＤＩＰ：Dual Inline Package）等の半導体装置に替わってチップサイズの半導体装置が用いられてきている。
チップサイズの半導体装置としては、例えば、半導体チップが外部端子を介してベース基板に接続され、このベース基板の下面にプリント配線基板上に実装するための外部端子が形成されたチップサイズパッケージ（ＣＳＰ）が提案され、実用に供されている（例えば、特許文献１参照）。
最近では、半導体装置のさらなる小型化に対応するために、電子回路が形成された半導体基板の実装面に外部端子が形成されたウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）が提案され、実用に供されている（例えば、特許文献２参照）。
チップサイズの半導体装置としては、例えば、半導体チップが外部端子を介してベース基板に接続され、このベース基板の下面にプリント配線基板上に実装するための外部端子が形成されたチップサイズパッケージ（ＣＳＰ）が提案され、実用に供されている（例えば、特許文献１参照）。
最近では、半導体装置のさらなる小型化に対応するために、電子回路が形成された半導体基板の実装面に外部端子が形成されたウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）が提案され、実用に供されている（例えば、特許文献２参照）。
図１１は、従来のＣＳＰを示す斜視図、図１２は同断面図であり、このＣＳＰ１は、ベース基板２の表面の回路配線に半導体チップ３が電気的に接続され、このベース基板２の裏面に絶縁性の樹脂テープ４が貼着され、この樹脂テープ４上に半導体チップ３に電気的に接続される金属バンプ５の一部が露出され、このベース基板２の表裏面それぞれにＶ溝形状の加工部６が縦横に形成されている。
このＣＳＰでは、Ｖ溝形状の加工部６をベース基板２の表裏面それぞれに形成することで、ベース基板２の剛性を若干低下させ、その端部の変形を容易にしている。このＣＳＰ１をリフローによりプリント基板に実装した場合には、ベース基板２の端部がプリント基板の反りに沿って容易に変形し、金属バンプ５が潰れることなく、プリント基板上の隣接するランドにはみ出す虞もない。
このＣＳＰでは、Ｖ溝形状の加工部６をベース基板２の表裏面それぞれに形成することで、ベース基板２の剛性を若干低下させ、その端部の変形を容易にしている。このＣＳＰ１をリフローによりプリント基板に実装した場合には、ベース基板２の端部がプリント基板の反りに沿って容易に変形し、金属バンプ５が潰れることなく、プリント基板上の隣接するランドにはみ出す虞もない。
図１３は、従来のＷＬＣＳＰを示す断面図であり、このＷＬＣＳＰ１１は、シリコン基板（半導体基板）１２の表面１２ａに集積回路（電子回路）１３が形成され、この集積回路１３を含む表面１２ａ全面に絶縁性樹脂からなる樹脂封止層１４が形成され、この樹脂封止層１４の表面１４ａに集積回路１３と電気的に接続するハンダバンプ（電極）１５の一部が露出されている。
このＷＬＣＳＰ１１の占有面積は、シリコン基板１２の表面の面積と同一であるから、上記のＣＳＰ１と比べて実装面積が狭くて済み、さらなる小型化が可能である。
特開２００１−９４０００号公報
特開２００３−１２４３８９号公報
このＷＬＣＳＰ１１の占有面積は、シリコン基板１２の表面の面積と同一であるから、上記のＣＳＰ１と比べて実装面積が狭くて済み、さらなる小型化が可能である。
ところで、従来のＣＳＰ１では、Ｖ溝形状の加工部６をベース基板２の表裏面それぞれに形成しているために、プリント基板の反りにより生じるハンダブリッジや断線を防止することはできるものの、半導体チップ３を含むＣＳＰ１全体の反りを防止することができないという問題点があった。
このことは、ベース基板２の表裏面のみにＶ溝形状の加工部６を形成しても、半導体チップ３を含むＣＳＰ１全体の反りを防止するには不十分であることを示している。
また、従来のＷＬＣＳＰ１１でもＣＳＰ１と同様、シリコン基板１２を含むＷＬＣＳＰ１１全体の反りを防止することができないという問題点があった。
このことは、ベース基板２の表裏面のみにＶ溝形状の加工部６を形成しても、半導体チップ３を含むＣＳＰ１全体の反りを防止するには不十分であることを示している。
また、従来のＷＬＣＳＰ１１でもＣＳＰ１と同様、シリコン基板１２を含むＷＬＣＳＰ１１全体の反りを防止することができないという問題点があった。
本発明は、上記の事情に鑑みてなされたものであって、半導体基板のそりを防止するとともに、この半導体基板の実装強度を向上させることができ、さらには放熱特性を向上させることができる半導体装置を提供することを目的とする。
上記課題を解決するために、本発明は次の様な半導体装置を提供した。
すなわち、本発明の請求項１記載の半導体装置は、半導体基板の一主面に電子回路を形成し、この電子回路を含む前記一主面上に絶縁性樹脂からなる樹脂封止層を形成し、この樹脂封止層の表面に前記電子回路と電気的に接続する外部端子の一部を露出してなる半導体装置であって、前記半導体基板の他の一主面には、複数本の溝が格子状に形成され、前記樹脂封止層の表面には、複数本の溝が格子状に形成され、前記半導体基板に形成された複数本の前記溝と、前記樹脂封止層に形成された複数本の前記溝とは、前記半導体基板及び前記樹脂封止層の厚み方向に重ならないように形成されていることを特徴とする。
すなわち、本発明の請求項１記載の半導体装置は、半導体基板の一主面に電子回路を形成し、この電子回路を含む前記一主面上に絶縁性樹脂からなる樹脂封止層を形成し、この樹脂封止層の表面に前記電子回路と電気的に接続する外部端子の一部を露出してなる半導体装置であって、前記半導体基板の他の一主面には、複数本の溝が格子状に形成され、前記樹脂封止層の表面には、複数本の溝が格子状に形成され、前記半導体基板に形成された複数本の前記溝と、前記樹脂封止層に形成された複数本の前記溝とは、前記半導体基板及び前記樹脂封止層の厚み方向に重ならないように形成されていることを特徴とする。
この半導体装置では、半導体基板の他の一主面及び樹脂封止層の表面に、これら半導体基板及び樹脂封止層の厚み方向に重ならないように溝を形成したことにより、半導体装置の両面に形成される溝により半導体基板及び樹脂封止層を含む半導体装置全体の反りが緩和され、消失する。これにより、半導体装置の反りの発生を防止する。
また、半導体基板及び樹脂封止層に溝を形成したことにより、この面の実面積が増加する。これにより、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度は、樹脂封止層の実面積が増加した分、増加する。これにより、実装強度が向上する。
また、溝を形成したことで、半導体装置の表面積が増加する。これにより、半導体装置の放熱特性が向上する。
また、半導体基板及び樹脂封止層に溝を形成したことにより、この面の実面積が増加する。これにより、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度は、樹脂封止層の実面積が増加した分、増加する。これにより、実装強度が向上する。
また、溝を形成したことで、半導体装置の表面積が増加する。これにより、半導体装置の放熱特性が向上する。
本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記半導体基板に形成された複数本の前記溝それぞれの交点と、前記樹脂封止層の表面の複数個の外部端子とは、前記半導体基板及び前記樹脂封止層の厚み方向に重なっていることを特徴とする。
本発明の請求項３記載の半導体装置は、半導体基板の一主面に電子回路を形成し、この電子回路を含む前記一主面上に絶縁性樹脂からなる樹脂封止層を形成し、この樹脂封止層の表面に前記電子回路と電気的に接続する外部端子の一部を露出してなる半導体装置であって、前記半導体基板の他の一主面には、複数個の凹部がマトリックス状に形成され、前記樹脂封止層の表面には、複数個の凹部がマトリックス状に形成され、前記半導体基板に形成された複数個の前記凹部と、前記樹脂封止層に形成された複数個の前記凹部とは、前記半導体基板及び前記樹脂封止層の厚み方向に重ならないように形成されていることを特徴とする。
この半導体装置では、半導体基板の他の一主面及び樹脂封止層の表面に、これら半導体基板及び樹脂封止層の厚み方向に重ならないように凹部を形成したことにより、半導体装置の両面に形成される凹部により半導体基板及び樹脂封止層を含む半導体装置全体の反りが緩和され、消失する。これにより、半導体装置の反りの発生を防止する。
また、半導体基板及び樹脂封止層に凹部を形成したことにより、この面の実面積が増加する。これにより、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度は、樹脂封止層の実面積が増加した分、増加する。これにより、実装強度が向上する。
また、凹部を形成したことで、半導体装置の表面積が増加する。これにより、半導体装置の放熱特性が向上する。
また、半導体基板及び樹脂封止層に凹部を形成したことにより、この面の実面積が増加する。これにより、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度は、樹脂封止層の実面積が増加した分、増加する。これにより、実装強度が向上する。
また、凹部を形成したことで、半導体装置の表面積が増加する。これにより、半導体装置の放熱特性が向上する。
本発明の請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記半導体基板に形成された複数個の前記凹部と、前記樹脂封止層の表面の複数個の外部端子とは、前記半導体基板及び前記樹脂封止層の厚み方向に重なっていることを特徴とする。
本発明の請求項１記載の半導体装置によれば、半導体基板の他の一主面及び樹脂封止層の表面に、溝を形成したので、半導体基板及び樹脂封止層を含む半導体装置全体の反りを緩和し、消失させることができる。したがって、半導体装置の反りを防止することができる。
また、樹脂封止層の表面に溝を形成したので、この面の実面積を増加させることができる。したがって、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度を向上させることができる。
また、溝により半導体装置全体の表面積を増加させることができ、したがって、半導体装置の放熱特性を向上させることができる。
また、樹脂封止層の表面に溝を形成したので、この面の実面積を増加させることができる。したがって、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度を向上させることができる。
また、溝により半導体装置全体の表面積を増加させることができ、したがって、半導体装置の放熱特性を向上させることができる。
本発明の請求項３記載の半導体装置によれば、半導体基板の他の一主面及び樹脂封止層の表面に、凹部を形成したので、半導体基板及び樹脂封止層を含む半導体装置全体の反りを緩和し、消失させることができる。したがって、半導体装置の反りを防止することができる。
また、樹脂封止層の表面に凹部を形成したので、この面の実面積を増加させることができる。したがって、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度を向上させることができる。
また、凹部により半導体装置全体の表面積を増加させることができ、したがって、半導体装置の放熱特性を向上させることができる。
また、樹脂封止層の表面に凹部を形成したので、この面の実面積を増加させることができる。したがって、この半導体装置をプリント基板等の実装基板上に実装する際の実装強度を向上させることができる。
また、凹部により半導体装置全体の表面積を増加させることができ、したがって、半導体装置の放熱特性を向上させることができる。
本発明の半導体装置の各実施の形態について図面に基づき説明する。
なお、これらの実施の形態は、発明の趣旨をより良く理解させるために詳細に説明するものであるから、特に指定の無い限り、本発明を限定するものではない。
なお、これらの実施の形態は、発明の趣旨をより良く理解させるために詳細に説明するものであるから、特に指定の無い限り、本発明を限定するものではない。
「第１の実施形態」
図１は本発明の第１の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図、図２は同下面図、図３は図１のＡ−Ａ線に沿う断面図であり、図において、２１は平面視正方形状のシリコン基板（半導体基板）、２２はシリコン基板２１の表面（一主面）２１ａに形成された集積回路（電子回路）、２３は集積回路２２を含む表面２１ａ上に形成された絶縁性樹脂からなる樹脂封止層、２４は集積回路２２と電気的に接続されてその一部が樹脂封止層２３の表面２３ａに露出する外部端子である。
図１は本発明の第１の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図、図２は同下面図、図３は図１のＡ−Ａ線に沿う断面図であり、図において、２１は平面視正方形状のシリコン基板（半導体基板）、２２はシリコン基板２１の表面（一主面）２１ａに形成された集積回路（電子回路）、２３は集積回路２２を含む表面２１ａ上に形成された絶縁性樹脂からなる樹脂封止層、２４は集積回路２２と電気的に接続されてその一部が樹脂封止層２３の表面２３ａに露出する外部端子である。
シリコン基板２１の裏面（他の一主面）２１ｂには、溝２７が複数本（図１では８本）、格子状に形成されている。この溝２７の本数は、必要に応じて適宜変更可能である。
この溝２７の深さは、深ければ深い程、裏面２１ｂの表面積を増大させることができるが、深すぎた場合、シリコン基板２１の機械的強度が低下するので、シリコン基板２１の厚みの５〜２０％程度が好ましい。
溝２７の幅及び深さとしては、例えば、シリコン基板２１の大きさを５ｍｍ角、その厚みを５００μｍとした場合、溝２７の幅は２０〜１５０μｍ、好ましくは５０〜１００μｍ、その深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
この溝２７の深さは、深ければ深い程、裏面２１ｂの表面積を増大させることができるが、深すぎた場合、シリコン基板２１の機械的強度が低下するので、シリコン基板２１の厚みの５〜２０％程度が好ましい。
溝２７の幅及び深さとしては、例えば、シリコン基板２１の大きさを５ｍｍ角、その厚みを５００μｍとした場合、溝２７の幅は２０〜１５０μｍ、好ましくは５０〜１００μｍ、その深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
樹脂封止層２３の表面２３ａには、外部端子２４が複数個マトリックス状に配列され、これらの外部端子２４を個々に区画する様に溝２８が複数本（図２では８本）、格子状に形成されている。したがって、溝２７、２７の交点は、表面２３ａ上の外部端子２４それぞれの位置に対応することとなる。この溝２８の本数は、必要に応じて適宜変更可能である。
この溝２８の深さは、深ければ深い程、表面２３ａの表面積を増大させることができるが、深すぎた場合、樹脂封止層２３の機械的強度が低下するので、樹脂封止層２３の厚みの５〜２０％程度が好ましい。
溝２８の幅及び深さとしては、例えば、樹脂封止層２３の厚みを１００μｍとした場合、溝２８の幅は２０〜１５０μｍ、好ましくは５０〜１００μｍ、その深さは５〜２０μｍ、好ましくは１０〜１５μｍである。
この溝２８の深さは、深ければ深い程、表面２３ａの表面積を増大させることができるが、深すぎた場合、樹脂封止層２３の機械的強度が低下するので、樹脂封止層２３の厚みの５〜２０％程度が好ましい。
溝２８の幅及び深さとしては、例えば、樹脂封止層２３の厚みを１００μｍとした場合、溝２８の幅は２０〜１５０μｍ、好ましくは５０〜１００μｍ、その深さは５〜２０μｍ、好ましくは１０〜１５μｍである。
次に、このＷＬＣＳＰの製造方法について説明する。
まず、図４（ａ）に示す様に、シリコン基板２１の表面２１ａに集積回路２２、必要に応じて各種センサ等の素子を、この集積回路２２の周縁部に外部端子２４接続用のパッド（図示略）を、それぞれ形成し、これらの上にパッドを除き絶縁膜（図示略）を形成してこれらの回路や素子を保護する。
まず、図４（ａ）に示す様に、シリコン基板２１の表面２１ａに集積回路２２、必要に応じて各種センサ等の素子を、この集積回路２２の周縁部に外部端子２４接続用のパッド（図示略）を、それぞれ形成し、これらの上にパッドを除き絶縁膜（図示略）を形成してこれらの回路や素子を保護する。
次いで、図４（ｂ）に示す様に、シリコン基板２１の表面２１ａに再配線層（図示略）と樹脂封止層２３とを形成する。そして、グラインダ等の切削装置を用いて、シリコン基板２１の裏面２１ｂに溝２７を、樹脂封止層２３の表面２３ａに溝２８を、それぞれ形成する。
次いで、図４（ｃ）に示す様に、樹脂封止層２３の表面２３ａに、再配線層に接続される外部端子２４を形成する。
次いで、図４（ｃ）に示す様に、樹脂封止層２３の表面２３ａに、再配線層に接続される外部端子２４を形成する。
この溝２８を形成する方法としては、グラインダ等の切削装置の替わりに、図４（ｄ）に示す様に、下面３２ａの所定位置に溝２８と相補形状のポンチ部３３が複数個設けられた金型３２を用い、この金型３２を下降させてポンチ部３３を樹脂封止層２３の表面に押圧し、溝２８を形成することとしてもよい。
この様にして、本実施形態のＷＬＣＳＰを作製することができる。
この様にして、本実施形態のＷＬＣＳＰを作製することができる。
本実施形態のＷＬＣＳＰによれば、シリコン基板２１の裏面２１ｂに溝２７を複数本、また、樹脂封止層２３の表面２３ａに溝２８を複数本、それぞれ形成したので、シリコン基板２１及び樹脂封止層２３を含むＷＬＣＳＰ全体の反りを緩和し、消失させることができる。したがって、ＷＬＣＳＰの反りの発生を防止することができる。
また、これらの溝２７、２８により、シリコン基板２１の裏面２１ｂ及び樹脂封止層２３の表面２３ａそれぞれの実面積を増加させることができる。したがって、このＷＬＣＳＰをプリント基板等の実装基板上に実装する際の実装強度を向上させることができる。
また、シリコン基板２１の裏面２１ｂ及び樹脂封止層２３の表面２３ａそれぞれの実面積を増加させたので、ＷＬＣＳＰの放熱特性を向上させることができ、ＷＬＣＳＰの特性の安定化、高信頼化を図ることができる。
また、シリコン基板２１の裏面２１ｂ及び樹脂封止層２３の表面２３ａそれぞれの実面積を増加させたので、ＷＬＣＳＰの放熱特性を向上させることができ、ＷＬＣＳＰの特性の安定化、高信頼化を図ることができる。
「第２の実施形態」
図５は本発明の第２の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図、図６は同下面図、図７は図５のＢ−Ｂ線に沿う断面図であり、本実施形態のＷＬＣＳＰが第１の実施形態のＷＬＣＳＰと異なる点は、第１の実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに溝２７を格子状に形成し、樹脂封止層２３の表面２３ａにマトリックス状に配列された外部端子２４を個々に区画する様に溝２８を格子状に形成したのに対し、本実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに略半球状のディンプル（凹部）４１をマトリックス状に形成し、樹脂封止層２３の表面２３ａの外部端子２４、２４それぞれの間に曲率半径が小さい小ディンプル（形状が小さい凹部）４２を形成し、さらに、４つの外部端子２４により囲まれる領域の中心部に、曲率半径が大きい大ディンプル（形状が大きい凹部）４３を形成した点である。
図５は本発明の第２の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図、図６は同下面図、図７は図５のＢ−Ｂ線に沿う断面図であり、本実施形態のＷＬＣＳＰが第１の実施形態のＷＬＣＳＰと異なる点は、第１の実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに溝２７を格子状に形成し、樹脂封止層２３の表面２３ａにマトリックス状に配列された外部端子２４を個々に区画する様に溝２８を格子状に形成したのに対し、本実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに略半球状のディンプル（凹部）４１をマトリックス状に形成し、樹脂封止層２３の表面２３ａの外部端子２４、２４それぞれの間に曲率半径が小さい小ディンプル（形状が小さい凹部）４２を形成し、さらに、４つの外部端子２４により囲まれる領域の中心部に、曲率半径が大きい大ディンプル（形状が大きい凹部）４３を形成した点である。
ディンプル４１の最大深さは、深ければ深い程、裏面２１ｂの表面積を増大させることができるが、深すぎた場合、シリコン基板２１の機械的強度が低下するので、シリコン基板２１の厚みの５〜２０％程度が好ましい。このディンプル４１の個数は、必要に応じて適宜変更可能である。
ディンプル４１の開口径及び最大深さとしては、例えば、シリコン基板２１の大きさを５ｍｍ角、その厚みを５００μｍとした場合、ディンプル４１の開口径は３０〜３００μｍ、好ましくは１００〜２００μｍ、その最大深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
ディンプル４１の開口径及び最大深さとしては、例えば、シリコン基板２１の大きさを５ｍｍ角、その厚みを５００μｍとした場合、ディンプル４１の開口径は３０〜３００μｍ、好ましくは１００〜２００μｍ、その最大深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
また、樹脂封止層２３の表面２３ａに形成されているディンプル４２、４３各々の形状、大きさ、個数等は、必要に応じて適宜変更可能である。
ここで、大ディンプル４３の開口径及び最大深さとしては、例えば、樹脂封止層２３の大きさを５ｍｍ角、その厚みを１００μｍとした場合、大ディンプル４３の開口径は１００〜３００μｍ、好ましくは１５０〜２００μｍ、その最大深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
ここで、大ディンプル４３の開口径及び最大深さとしては、例えば、樹脂封止層２３の大きさを５ｍｍ角、その厚みを１００μｍとした場合、大ディンプル４３の開口径は１００〜３００μｍ、好ましくは１５０〜２００μｍ、その最大深さは２５〜１００μｍ、好ましくは４０〜７０μｍである。
また、小ディンプル４２の開口径及び最大深さは、大ディンプル４３の開口径及び最大深さより小さければよく、例えば、その開口径は３０〜１００μｍ、好ましくは５０〜８０μｍ、その最大深さは１０〜５０μｍ、好ましくは２０〜４０μｍである。
次に、このＷＬＣＳＰの製造方法について説明する。ここでは、第１の実施形態のＷＬＣＳＰの製造方法と異なる点について説明することとし、同一の点については説明を省略する。
まず、シリコン基板２１の表面２１ａに集積回路２２や絶縁膜等を形成した後、このシリコン基板２１の裏面２１ｂに、ドライエッチング、ウェットエッチング、サンドブラスト法、レーザ加工法等を用いてディンプル４１を形成する。
まず、シリコン基板２１の表面２１ａに集積回路２２や絶縁膜等を形成した後、このシリコン基板２１の裏面２１ｂに、ドライエッチング、ウェットエッチング、サンドブラスト法、レーザ加工法等を用いてディンプル４１を形成する。
次いで、シリコン基板２１の表面２１ａに樹脂封止層２３を形成し、図８に示す金型５１を用いて、樹脂封止層２３の表面２３ａに、小ディンプル４２及び大ディンプル４３を形成する。
この金型５１は、下面５１ａの所定位置に小ディンプル４２と相補形状のポンチ部５２及び大ディンプル４３と相補形状のポンチ部５３がそれぞれ複数個設けられたもので、この金型５１を下降させてポンチ部５２、５３を樹脂封止層２３の表面に押圧することにより、小ディンプル４２及び大ディンプル４３を形成することができる。
本実施形態のＷＬＣＳＰにおいても、第１の実施形態のＷＬＣＳＰと同様の効果を奏することができる。
この金型５１は、下面５１ａの所定位置に小ディンプル４２と相補形状のポンチ部５２及び大ディンプル４３と相補形状のポンチ部５３がそれぞれ複数個設けられたもので、この金型５１を下降させてポンチ部５２、５３を樹脂封止層２３の表面に押圧することにより、小ディンプル４２及び大ディンプル４３を形成することができる。
本実施形態のＷＬＣＳＰにおいても、第１の実施形態のＷＬＣＳＰと同様の効果を奏することができる。
「第３の実施形態」
図９は本発明の第３の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図であり、本実施形態のＷＬＣＳＰが第２の実施形態のＷＬＣＳＰと異なる点は、第２の実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに略半球状のディンプル４１をマトリックス状に形成したのに対し、本実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂの四隅に略半球状のディンプル６１を、中央部に略半球状のディンプル６２を、それぞれ形成した点である。
これらのディンプル６１、６２の形状及び大きさは、第２の実施形態のディンプル４１と同様である。
図９は本発明の第３の実施形態のウエハレベル・チップサイズ・パッケージ（ＷＬＣＳＰ）を示す平面図であり、本実施形態のＷＬＣＳＰが第２の実施形態のＷＬＣＳＰと異なる点は、第２の実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂに略半球状のディンプル４１をマトリックス状に形成したのに対し、本実施形態のＷＬＣＳＰでは、シリコン基板２１の裏面２１ｂの四隅に略半球状のディンプル６１を、中央部に略半球状のディンプル６２を、それぞれ形成した点である。
これらのディンプル６１、６２の形状及び大きさは、第２の実施形態のディンプル４１と同様である。
本実施形態のＷＬＣＳＰにおいても、第２の実施形態のＷＬＣＳＰと同様の効果を奏することができる。
しかも、シリコン基板２１の裏面２１ｂの反りが生じ易い箇所である四隅に略半球状のディンプル６１を形成したので、シリコン基板２１の反りを防止することができる。
また、シリコン基板２１の裏面２１ｂの放熱し難い箇所である中央部に略半球状のディンプル６２を形成したので、シリコン基板２１の放熱特性を向上させることができる。
しかも、シリコン基板２１の裏面２１ｂの反りが生じ易い箇所である四隅に略半球状のディンプル６１を形成したので、シリコン基板２１の反りを防止することができる。
また、シリコン基板２１の裏面２１ｂの放熱し難い箇所である中央部に略半球状のディンプル６２を形成したので、シリコン基板２１の放熱特性を向上させることができる。
「第４の実施形態」
図１０は本発明の第４の実施形態のチップサイズ・パッケージ（ＣＳＰ）を示す断面図であり、図において、７１は表面（一主面）７１ａに集積回路（電子回路：図示略）が形成された半導体チップ（半導体基板）、７２は表面（一主面）７２ａに半導体チップ７１が電気的に接続されたベース基板（第２の基板）、７３はベース基板７２の裏面（他の一主面）７２ｂに設けられ前記集積回路と電気的に接続された外部端子である。
この半導体チップ７１には、上記の集積回路の他、必要に応じて薄膜温度センサ、薄膜磁気センサ等の各種薄膜素子を形成してもよい。
図１０は本発明の第４の実施形態のチップサイズ・パッケージ（ＣＳＰ）を示す断面図であり、図において、７１は表面（一主面）７１ａに集積回路（電子回路：図示略）が形成された半導体チップ（半導体基板）、７２は表面（一主面）７２ａに半導体チップ７１が電気的に接続されたベース基板（第２の基板）、７３はベース基板７２の裏面（他の一主面）７２ｂに設けられ前記集積回路と電気的に接続された外部端子である。
この半導体チップ７１には、上記の集積回路の他、必要に応じて薄膜温度センサ、薄膜磁気センサ等の各種薄膜素子を形成してもよい。
半導体チップ７１の裏面（他の一主面）７１ｂには、第１の実施形態の溝２７が複数本、格子状に形成され、ベース基板７２の裏面７２ｂにも、第１の実施形態の溝２８が複数本、格子状に形成されている。
本実施形態のＣＳＰにおいても、第１の実施形態のＷＬＣＳＰと同様の効果を奏することができる。
本実施形態のＣＳＰにおいても、第１の実施形態のＷＬＣＳＰと同様の効果を奏することができる。
このように、例えば、反り防止、強度アップ、放熱特性の向上等を図りたい場合、これらの効果が最も得られる位置に、形状及び大きさが最適な溝やディンプルを最適な個数、形成することにより、反り防止、強度アップ、放熱特性の向上等を効果的に得ることができる。
また、溝の形状、本数、配置等は、必要に応じて様々に変更可能であり、上述した格子状の他、すだれ状、網目状等においても、同様の効果を奏することができる。
また、ディンプルの形状は、半球状の他、立方体状、直方体状等、必要に応じて様々に変更可能であり、その大きさも必要に応じて様々に変更可能である。
また、溝の形状、本数、配置等は、必要に応じて様々に変更可能であり、上述した格子状の他、すだれ状、網目状等においても、同様の効果を奏することができる。
また、ディンプルの形状は、半球状の他、立方体状、直方体状等、必要に応じて様々に変更可能であり、その大きさも必要に応じて様々に変更可能である。
本発明は、半導体基板及びそれが接続された樹脂封止層（あるいは第２の基板）それぞれの外側の主面に、溝または凹部を形成したものであるから、反り防止、強度アップ、放熱特性の向上等を効果的に図ることができるＷＬＣＳＰはもちろんのこと、この種以外のＣＳＰ、あるいはボール・グリッド・アレイ（ＢＧＡ）等の半導体チップにも適用可能であり、その工業的効果は非常に大きなものである。
２１…シリコン基板、２１ａ…表面、２１ｂ…裏面、２２…集積回路、２３…樹脂封止層、２３ａ…表面、２４…外部端子、２７，２８…溝、３２…金型、３２ａ…下面、３３…ポンチ部、４１…ディンプル、４２…小ディンプル、４３…大ディンプル、５１…金型、５１ａ…下面、５２、５３…ポンチ部、６１、６２…ディンプル、７１…半導体チップ、７１ａ…表面、７１ｂ…裏面、７２…ベース基板、７２ａ…表面、７２ｂ…裏面、７３…外部端子。
Claims (4)
- 半導体基板の一主面に電子回路を形成し、この電子回路を含む前記一主面上に絶縁性樹脂からなる樹脂封止層を形成し、この樹脂封止層の表面に前記電子回路と電気的に接続する外部端子の一部を露出してなる半導体装置であって、
前記半導体基板の他の一主面には、複数本の溝が格子状に形成され、
前記樹脂封止層の表面には、複数本の溝が格子状に形成され、
前記半導体基板に形成された複数本の前記溝と、前記樹脂封止層に形成された複数本の前記溝とは、前記半導体基板及び前記樹脂封止層の厚み方向に重ならないように形成されていることを特徴とする半導体装置。 - 前記半導体基板に形成された複数本の前記溝それぞれの交点と、前記樹脂封止層の表面の複数個の外部端子とは、前記半導体基板及び前記樹脂封止層の厚み方向に重なっていることを特徴とする請求項１記載の半導体装置。
- 半導体基板の一主面に電子回路を形成し、この電子回路を含む前記一主面上に絶縁性樹脂からなる樹脂封止層を形成し、この樹脂封止層の表面に前記電子回路と電気的に接続する外部端子の一部を露出してなる半導体装置であって、
前記半導体基板の他の一主面には、複数個の凹部がマトリックス状に形成され、
前記樹脂封止層の表面には、複数個の凹部がマトリックス状に形成され、
前記半導体基板に形成された複数個の前記凹部と、前記樹脂封止層に形成された複数個の前記凹部とは、前記半導体基板及び前記樹脂封止層の厚み方向に重ならないように形成されていることを特徴とする半導体装置。 - 前記半導体基板に形成された複数個の前記凹部と、前記樹脂封止層の表面の複数個の外部端子とは、前記半導体基板及び前記樹脂封止層の厚み方向に重なっていることを特徴とする請求項３記載の半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004351806A JP4103888B2 (ja) | 2004-12-03 | 2004-12-03 | 半導体装置 |
| US11/076,055 US7830011B2 (en) | 2004-03-15 | 2005-03-10 | Semiconductor element and wafer level chip size package therefor |
| SG200501504A SG115753A1 (en) | 2004-03-15 | 2005-03-10 | Semiconductor element and wafer level chip size package therefor |
| SG200800506-8A SG139753A1 (en) | 2004-03-15 | 2005-03-10 | Semiconductor device |
| CNA2005100741688A CN1681117A (zh) | 2004-03-15 | 2005-03-11 | 半导体元件及其晶片级芯片尺寸封装 |
| TW094107609A TWI264828B (en) | 2004-03-15 | 2005-03-11 | Semiconductor element and wafer level chip size package therefor |
| KR1020050021177A KR100686986B1 (ko) | 2004-03-15 | 2005-03-14 | 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 |
| KR1020060102739A KR20060121777A (ko) | 2004-03-15 | 2006-10-23 | 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 |
| KR1020060121567A KR100834206B1 (ko) | 2004-03-15 | 2006-12-04 | 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 |
| KR1020070042278A KR20070064564A (ko) | 2004-03-15 | 2007-05-01 | 반도체 소자 및 그 웨이퍼 레벨 칩 사이즈 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004351806A JP4103888B2 (ja) | 2004-12-03 | 2004-12-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006165121A JP2006165121A (ja) | 2006-06-22 |
| JP4103888B2 true JP4103888B2 (ja) | 2008-06-18 |
Family
ID=36666807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004351806A Expired - Fee Related JP4103888B2 (ja) | 2004-03-15 | 2004-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4103888B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5151907B2 (ja) * | 2008-10-27 | 2013-02-27 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP2015079929A (ja) | 2013-09-11 | 2015-04-23 | 株式会社東芝 | 半導体発光装置及びその製造方法 |
| JP6441696B2 (ja) * | 2015-01-29 | 2018-12-19 | 京セラ株式会社 | 配線基板、電子装置および電子モジュール |
-
2004
- 2004-12-03 JP JP2004351806A patent/JP4103888B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006165121A (ja) | 2006-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220051973A1 (en) | Semiconductor package and manufacturing method thereof | |
| US10431556B2 (en) | Semiconductor device including semiconductor chips mounted over both surfaces of substrate | |
| US10347586B2 (en) | Fan-out semiconductor package | |
| JP4537702B2 (ja) | 半導体装置およびその製造方法 | |
| KR101413220B1 (ko) | 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조방법 | |
| US20090114436A1 (en) | Substrate structure | |
| TWI654734B (zh) | 堆疊型半導體封裝 | |
| US10163662B2 (en) | Fabrication method of semiconductor package | |
| US10971425B2 (en) | Semiconductor device | |
| JP2008211125A (ja) | 半導体装置およびその製造方法 | |
| KR20200007509A (ko) | 반도체 패키지 | |
| KR100652549B1 (ko) | 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판 | |
| US9431334B2 (en) | Semiconductor device having single layer substrate and method | |
| US10090263B2 (en) | Semiconductor package, printed circuit board substrate and semiconductor device | |
| US20230411332A1 (en) | Wafer level chip scale package having varying thicknesses | |
| US9312175B2 (en) | Surface modified TSV structure and methods thereof | |
| JP4103888B2 (ja) | 半導体装置 | |
| JP5151907B2 (ja) | 半導体装置及びその製造方法 | |
| TW201926611A (zh) | 扇出型半導體封裝 | |
| US7429799B1 (en) | Land patterns for a semiconductor stacking structure and method therefor | |
| CN108074895B (zh) | 堆叠封装结构及其制造方法 | |
| JP2005268241A (ja) | 半導体パッケージ及びシステムモジュール | |
| JP2010129572A (ja) | 電子装置及び半導体装置 | |
| JP2012049206A (ja) | 半導体装置および配線基板 | |
| JP2005150148A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080304 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080317 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4103888 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |