CN104952745A - 芯片后组装扇出型封装结构及其生产工艺 - Google Patents

芯片后组装扇出型封装结构及其生产工艺 Download PDF

Info

Publication number
CN104952745A
CN104952745A CN201510397407.7A CN201510397407A CN104952745A CN 104952745 A CN104952745 A CN 104952745A CN 201510397407 A CN201510397407 A CN 201510397407A CN 104952745 A CN104952745 A CN 104952745A
Authority
CN
China
Prior art keywords
fan
out package
chip
substrate
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510397407.7A
Other languages
English (en)
Other versions
CN104952745B (zh
Inventor
郭学平
于中尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Zhongke core integrated technology Co., Ltd.
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201510397407.7A priority Critical patent/CN104952745B/zh
Publication of CN104952745A publication Critical patent/CN104952745A/zh
Application granted granted Critical
Publication of CN104952745B publication Critical patent/CN104952745B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本发明涉及一种芯片后组装扇出型封装结构及其生产工艺，其特征是，包括扇出型封装基板，扇出型封装基板上表面设置焊盘，扇出型封装基板下表面设置阻焊层，阻焊层中布置RDL线路层，扇出型封装基板上设有连通上下表面的通孔，通孔中填充金属，RDL线路层和焊盘通过通孔中的金属互连，RDL线路层的焊盘上设有BGA球；在所述扇出型封装基板上表面设有介质材料，扇出型封装基板的焊盘嵌入介质材料中，介质材料上表面设有基板坝体，基板坝体的槽体中贴装芯片；所述芯片正面的芯片焊盘上设有凸点，芯片焊盘和凸点嵌入介质材料中，凸点与扇出型封装基板上表面的焊盘连接。本发明解决了芯片铝焊盘无法与基板工艺兼容的问题和扇出型装良率的问题，降低了封装成本。

Description

芯片后组装扇出型封装结构及其生产工艺
技术领域
本发明涉及一种芯片后组装扇出型封装结构及其生产工艺，属于微电子先进封装技术领域。
背景技术
目前主流的扇出型封装还是基于晶圆工艺基础上的注塑（molding）方式，其中主要的扇出的RDL应用溅射金属薄膜作为种子层或圆片的方式，该结构所制作的封装的热管理性能有很大的限制；另外工艺方面也是具有成本高，工艺复杂等特点，所以导致了成本高和性能不高等特点。
现有的基于基板工艺或晶圆工艺的多数扇出封装工艺均是基于埋置芯片的方式开展的，该方式在芯片埋置后无法进行返修等，所以极大地限制扇出型封装结构的良率以及大规模的应用。另外在基于基板的埋置工艺过程中不能够使用Al 焊盘的芯片，在后面化学镀铜以及电镀会有问题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种芯片后组装扇出型封装结构及其生产工艺，主要解决了芯片铝焊盘无法与基板工艺兼容的问题和扇出型装良率的问题，降低了封装成本。
按照本发明提供的技术方案，所述芯片后组装扇出型封装结构，其特征是：包括扇出型封装基板，在扇出型封装基板的上表面设置焊盘，在扇出型封装基板的下表面设置阻焊层，阻焊层中布置RDL线路层，在扇出型封装基板上设有连通上下表面的通孔，通孔中填充金属，RDL线路层和焊盘通过通孔中的金属互连，在RDL线路层的焊盘上设有BGA球；在所述扇出型封装基板的上表面设有介质材料，扇出型封装基板上表面的焊盘嵌入介质材料中，在介质材料上表面设有基板坝体，在基板坝体上开设槽体，槽体由基板坝体的上表面延伸至介质材料的表面，在槽体中贴装芯片；所述芯片的正面设有芯片焊盘，芯片焊盘上设有凸点，芯片的正面朝下设置，芯片焊盘和凸点嵌入介质材料中，凸点与扇出型封装基板上表面的焊盘连接。
进一步的，在所述芯片与基板坝体之间的间隙中填充介质材料。
进一步的，所述扇出型封装基板为单层、两层或多层封装基板。
进一步的，所述槽体的高度和宽度与芯片的高度和宽度相匹配。
所述芯片后组装扇出型封装结构的生产工艺，其特征是，包括以下步骤：
（1）在芯片的芯片焊盘上植凸点；
（2）制作扇出型封装基板，在扇出型封装基板上表面的焊盘表面进行镍金或镍钯金处理，焊盘与扇出型封装基板下表面的RDL线路层互连；
（3）在扇出型封装基板的上表面贴装介质材料，在介质材料上临时贴装基板坝体，在基板坝体上开设有槽体，槽体由基板坝体的表面延伸至介质材料的表面；在介质材料上对应于扇出型封装基板焊盘的位置开设窗口；
（4）将芯片贴装到扇出型封装基板的上表面，芯片的凸点与扇出型封装基板的焊盘共晶键合；
（5）将介质材料进行融化填充在芯片与基板坝体之间；
（6）在扇出型封装基板的下表面植BGA球，从而形成完整的封装结构。
进一步的，所述凸点为金凸点。
进一步的，所述步骤（5）中，采用高温热压的方式将基板坝体临时键合的介质材料融化后填充在芯片与基板坝体之间。
进一步的，所述步骤（5）中，通过点胶的方式在芯片和基板坝体之间填充介质材料。
本发明具有以下优点：
（1）本发明采用后组装的芯片，有效提高扇出型封装的良率，更好地解决了扇出型封装大规模应用所面临的良率比较低的问题；本发明主要是在组装之前可以有选择性对基板进行排除，从而将基板的良率对最终扇出封装样品的良率影响降到最低；
（2）本发明所述封装结构具有更好的散热性能，后组装的方式能够在封装后将芯片的背面进行裸露从而更好的利于芯片的散热，更好的改善其封装芯片的使用性能；
（3）本发明基于有机基板工艺开展的板级扇出型封装技术，具有成本低，可适用于大规模生产等特点。
附图说明
图1为在芯片焊盘上植凸点的示意图。
图2为扇出型封装基板的示意图。
图3为基板筑坝的示意图。
图4为凸点共晶键合进行芯片贴装的示意图。
图5为在芯片和基板坝体之间填充介质材料的示意图。
图6为本发明的结构示意图。
图中序号：扇出型封装基板1、阻焊层2、RDL线路层3、焊盘4、BGA球5、通孔6、介质材料7、基板坝体8、槽体9、芯片10、芯片焊盘11、凸点12。
具体实施方式
下面结合具体附图对本发明作进一步说明。
下文将参考附图更完整地描述本公开内容，其中在附图中显示了本公开内容的实施方式。但是这些实施方式可以用许多不同形式来实现并且不应该被解释为限于本文所述的实施方式。相反地，提供这些实例以使得本公开内容将是透彻和完整的，并且将全面地向本领域的熟练技术人员表达本公开内容的范围。应当注意，虽然在下文将描述一个相对完整的芯片封装器件的制作工艺，但是其中有的工艺步骤是可选的，并且存在替换的实施方式。
如图6所示：所述芯片后组装扇出型封装结构，包括扇出型封装基板1，在扇出型封装基板1的上表面设置焊盘4，在扇出型封装基板1的下表面设置阻焊层2，阻焊层2中布置RDL线路层3，在扇出型封装基板1上设有连通上下表面的通孔6，通孔6中填充金属，RDL线路层3和焊盘4通过通孔6中的金属互连，在RDL线路层3的焊盘上设有BGA球5；在所述扇出型封装基板1的上表面设有介质材料7，扇出型封装基板1上表面的焊盘4嵌入介质材料7中，在介质材料7上表面设有基板坝体8，在基板坝体8上开设槽体9，槽体9由基板坝体8的上表面延伸至介质材料7的表面，在槽体9中贴装芯片10，芯片10的高度和宽度与槽体9的高度和宽度相匹配；所述芯片10的正面设有芯片焊盘11，芯片焊盘11上设有凸点12，芯片10的正面朝下设置，芯片焊盘11和凸点12嵌入介质材料7中，凸点12与扇出型封装基板1上表面的焊盘连接。
在所述芯片10与基板坝体8之间的间隙中填充介质材料。
所述扇出型封装基板1为单层、两层或多层封装基板。
所述芯片后组装扇出型封装结构的生产工艺，包括以下步骤：
（1）芯片植凸点：如图1所示，在芯片10的芯片焊盘11上通过绑线机植上凸点12，凸点12可以采用金凸点，凸点12要求位置精度并且在不同的芯片之间的一致性比较好；
（2）准备扇出型封装基板：如图2所示，制作多层、两层或单层的扇出型封装基板1，在扇出型封装基板1上表面的焊盘4表面进行镍金或镍钯金处理，供与芯片10的凸点12进行共晶键合贴装；
（3）筑坝：如图3所示，在扇出型封装基板1的上表面贴装介质材料7，在介质材料7上临时贴装基板坝体8，在基板坝体8上开设有槽体9，槽体9由基板坝体8的表面延伸至介质材料7的表面，槽体9的高度和宽度与待贴装的芯片10厚度和宽度相匹配；另外，在介质材料7上对应于扇出型封装基板1焊盘4的位置开设窗口，以便于后面的芯片贴装工艺；具体的，介质材料7可以采用半固化片；
（4）贴装芯片：如图4所示，通过共晶键合的方式将芯片10贴装到扇出型封装基板1的上表面，芯片10的凸点12与扇出型封装基板1的焊盘4连接；
（5）如图5所示，通过高温或其他方式将基板坝体8临时键合的介质材料7进行融化后填充在芯片10与基板坝体8之间，从而形成完全填充有介质材料的扇出型封装结构；所述的其他方式可以是点胶填充的方式；
（6）植球：如图6所示，在扇出型封装基板1的下表面植BGA球5，从而形成完整的封装结构。
本发明主要解决了芯片铝焊盘无法与基板工艺兼容的问题和扇出型封装良率的问题，从而将基于基板的适用范围更加广泛；另外也降低了封装风险和成本。本发明所述的封装结构芯片的背面裸露，更易于扇出芯片的散热，改善其热管理性能。

Claims (8)

1. 一种芯片后组装扇出型封装结构，其特征是：包括扇出型封装基板（1），在扇出型封装基板（1）的上表面设置焊盘（4），在扇出型封装基板（1）的下表面设置阻焊层（2），阻焊层（2）中布置RDL线路层（3），在扇出型封装基板（1）上设有连通上下表面的通孔（6），通孔（6）中填充金属，RDL线路层（3）和焊盘（4）通过通孔（6）中的金属互连，在RDL线路层（3）的焊盘上设有BGA球（5）；在所述扇出型封装基板（1）的上表面设有介质材料（7），扇出型封装基板（1）上表面的焊盘（4）嵌入介质材料（7）中，在介质材料（7）上表面设有基板坝体（8），在基板坝体（8）上开设槽体（9），槽体（9）由基板坝体（8）的上表面延伸至介质材料（7）的表面，在槽体（9）中贴装芯片（10）；所述芯片（10）的正面设有芯片焊盘（11），芯片焊盘（11）上设有凸点（12），芯片（10）的正面朝下设置，芯片焊盘（11）和凸点（12）嵌入介质材料（7）中，凸点（12）与扇出型封装基板（1）上表面的焊盘连接。
2.如权利要求1所述的芯片后组装扇出型封装结构，其特征是：在所述芯片（10）与基板坝体（8）之间的间隙中填充介质材料。
3.如权利要求1所述的芯片后组装扇出型封装结构，其特征是：所述扇出型封装基板（1）为单层、两层或多层封装基板。
4.如权利要求1所述的芯片后组装扇出型封装结构，其特征是：所述槽体（9）的高度和宽度与芯片（10）的高度和宽度相匹配。
5.一种芯片后组装扇出型封装结构的生产工艺，其特征是，包括以下步骤：
（1）在芯片（10）的芯片焊盘（11）上植凸点（12）；
（2）制作扇出型封装基板（1），在扇出型封装基板（1）上表面的焊盘（4）表面进行镍金或镍钯金处理，焊盘（4）与扇出型封装基板（1）下表面的RDL线路层（3）互连；
（3）在扇出型封装基板（1）的上表面贴装介质材料（7），在介质材料（7）上临时贴装基板坝体（8），在基板坝体（8）上开设有槽体（9），槽体（9）由基板坝体（8）的表面延伸至介质材料（7）的表面；在介质材料（7）上对应于扇出型封装基板（1）焊盘（4）的位置开设窗口；
（4）将芯片（10）贴装到扇出型封装基板（1）的上表面，芯片（10）的凸点（12）与扇出型封装基板（1）的焊盘（4）共晶键合；
（5）将介质材料（7）进行融化填充在芯片（10）与基板坝体（8）之间；
（6）在扇出型封装基板（1）的下表面植BGA球（5），从而形成完整的封装结构。
6.如权利要求5所述的芯片后组装扇出型封装结构的生产工艺，其特征是：所述凸点（12）为金凸点。
7.如权利要求5所述的芯片后组装扇出型封装结构的生产工艺，其特征是：所述步骤（5）中，采用高温热压的方式将基板坝体（8）临时键合的介质材料（7）融化后填充在芯片（10）与基板坝体（8）之间。
8.如权利要求5所述的芯片后组装扇出型封装结构的生产工艺，其特征是：所述步骤（5）中，通过点胶的方式在芯片（10）和基板坝体（8）之间填充介质材料。
CN201510397407.7A 2015-07-08 2015-07-08 芯片后组装扇出型封装结构及其生产工艺 Active CN104952745B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510397407.7A CN104952745B (zh) 2015-07-08 2015-07-08 芯片后组装扇出型封装结构及其生产工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510397407.7A CN104952745B (zh) 2015-07-08 2015-07-08 芯片后组装扇出型封装结构及其生产工艺

Publications (2)

Publication Number Publication Date
CN104952745A true CN104952745A (zh) 2015-09-30
CN104952745B CN104952745B (zh) 2017-12-22

Family

ID=54167314

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510397407.7A Active CN104952745B (zh) 2015-07-08 2015-07-08 芯片后组装扇出型封装结构及其生产工艺

Country Status (1)

Country Link
CN (1) CN104952745B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531643A (zh) * 2016-12-08 2017-03-22 广州兴森快捷电路科技有限公司 扇出型封装结构的制作方法
CN112309993A (zh) * 2020-02-17 2021-02-02 成都华微电子科技有限公司 基于硅基封装基板的封装结构
CN113380645A (zh) * 2021-07-06 2021-09-10 深圳市德明新微电子有限公司 一种封装产品及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030100212A1 (en) * 2001-11-27 2003-05-29 Chen-Yueh Kung Method and structure for tape ball grid array package
CN2697827Y (zh) * 2004-03-12 2005-05-04 威盛电子股份有限公司 内建式封装结构
KR20100047540A (ko) * 2008-10-29 2010-05-10 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법
CN104241217A (zh) * 2014-06-25 2014-12-24 中国科学院微电子研究所 一种芯片背面裸露的扇出型封装结构及制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030100212A1 (en) * 2001-11-27 2003-05-29 Chen-Yueh Kung Method and structure for tape ball grid array package
CN2697827Y (zh) * 2004-03-12 2005-05-04 威盛电子股份有限公司 内建式封装结构
KR20100047540A (ko) * 2008-10-29 2010-05-10 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지 및 그 제조방법
CN104241217A (zh) * 2014-06-25 2014-12-24 中国科学院微电子研究所 一种芯片背面裸露的扇出型封装结构及制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531643A (zh) * 2016-12-08 2017-03-22 广州兴森快捷电路科技有限公司 扇出型封装结构的制作方法
WO2018103751A1 (zh) * 2016-12-08 2018-06-14 广州兴森快捷电路科技有限公司 扇出型封装结构的制作方法
CN112309993A (zh) * 2020-02-17 2021-02-02 成都华微电子科技有限公司 基于硅基封装基板的封装结构
CN113380645A (zh) * 2021-07-06 2021-09-10 深圳市德明新微电子有限公司 一种封装产品及其制备方法

Also Published As

Publication number Publication date
CN104952745B (zh) 2017-12-22

Similar Documents

Publication Publication Date Title
CN102376672B (zh) 无基岛球栅阵列封装结构及其制造方法
WO2019161641A1 (zh) 一种芯片及封装方法
WO2017024892A1 (zh) 埋入硅基板扇出型封装结构及其制造方法
CN105575913A (zh) 埋入硅基板扇出型3d封装结构
CN105428331B (zh) 一种基于载体的扇出2.5d/3d封装结构
CN102376656B (zh) 无基岛四面无引脚封装结构及其制造方法
CN103794587B (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN104332462B (zh) 一种芯片倾斜堆叠的圆片级封装单元及其封装方法
CN105895539B (zh) 芯片倒装封装中间结构和倒装封装结构及倒装封装方法
CN104465611B (zh) 实现PoP互连的阵列式焊球排布的封装结构及其制作方法
CN104051443B (zh) 高密度可堆叠封装结构及制作方法
CN103295926B (zh) 一种基于tsv芯片的互连封装方法
CN103887256B (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN104332456A (zh) 晶圆级扇出型堆叠封装结构及其制造工艺
CN104078431A (zh) 双层底充胶填充的铜凸点封装互连结构及方法
CN104952745A (zh) 芯片后组装扇出型封装结构及其生产工艺
CN105161474A (zh) 扇出型封装结构及其生产工艺
CN102751204B (zh) 一种扇出型圆片级芯片封装方法
CN210223949U (zh) 一种三维系统级集成硅基扇出型封装结构
CN104576608A (zh) 一种膜塑封pop封装结构及其制备方法
WO2024016517A1 (zh) 立体封装结构及其制作方法
CN204118064U (zh) 一种芯片倾斜堆叠的圆片级封装单元
CN1172369C (zh) 具散热片的半导体封装件
CN102420206B (zh) 先镀后刻四面无引脚封装结构及其制造方法
CN104465642A (zh) 基于有机基板的多层芯片的扇出型封装结构及封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190202

Address after: 221000 Xuzhou Economic and Technological Development Zone, Xuzhou City, Jiangsu Province, east side of high-tech road and south side of pioneering Road

Patentee after: Jiangsu Zhongke core integrated technology Co., Ltd.

Address before: 214135 China Sensor Network International Innovation Park D1, 200 Linghu Avenue, Wuxi New District, Jiangsu Province

Patentee before: National Center for Advanced Packaging Co., Ltd.

TR01 Transfer of patent right