CN104241217A - 一种芯片背面裸露的扇出型封装结构及制造方法 - Google Patents

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Abstract

本发明公开了一种芯片背面裸露的扇出型封装结构及制造方法,所述结构包括芯片、再布线层、限高块、凸点,其中,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;其中,所述第二距离等于所述第一距离。本发明通过使用限高块而不必使用高精度塑封模具,具有大幅度降低封装制造和加工成本的技术效果。

Description

一种芯片背面裸露的扇出型封装结构及制造方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种芯片背面裸露的扇出型封装结构及制造方法。
背景技术
随着大规模集成电路的发展,线路越来越细,22nm技术已经进入量产,线路的细化,导致对于设备和工艺提出了前所未有的挑战。为提高单位面积上的芯片密度和信号处理能力。随着线路线宽尺寸不断减小,信号处理能力的增强,芯片尺寸不断减小,芯片输入输出的管脚数量越来越多,即芯片I/O数量增加,单个芯片的大量I/O数量导致,单个芯片电极尺寸也不断减小。而基板的电极尺寸受到加工的限制无法做到同样的尺寸,芯片表面的金属电极的大小和间距都很小,因此无法进行后续封装所必须的植球等工作,因此,在芯片和基板进行键合前,将晶圆进行重构,将芯片埋入一个重构的晶圆中,增大芯片见得距离,在重构晶圆的更大表面上,通过再布线将芯片表面的小电极进行扇出形成能能够符合基板制造要求的电极排布结构,再在重构晶圆上进行凸点加工和切割形成,能够进行封装加工的扇出结构单元,这就是所谓的fan-out技术,即芯片扇出技术。
常规的芯片扇出技术采用晶圆级封装方法制造,首先将切割好的芯片在一个涂覆一层临时键合胶的表面进行贴装,再塑封,将芯片塑封在树脂中,形成晶圆形状的一面嵌入芯片的树脂结构,将承载板和树脂结构分离,在有芯片一侧进行再布线,形成具有电极扇出结构的重构晶圆。此时的树脂结构与常规硅晶圆结构相似,外形尺寸相同,只是芯片面的芯片电极通过再布线层线路将芯片表面的高密度金属电极分散到一个更大的平面上,形成一些能够和PCB电极尺寸相当的电极排布,形成重构晶圆结构,经过凸点加工和切割就形成形成芯片扇出结构,以便形成后续的扇出单元与PCB或基板的封装键合。
但是,本领域的技术人员通过研究发现现有技术中存在如下不足:
这种封装结构和制造方法制造成本比较高,芯片贴装后,树脂填充需要制造高精度的塑封模具,由于塑封模具制作成本高昂,导致这个制作成本高昂。
发明内容
本发明实施例提供一种芯片背面裸露的扇出型封装结构及制造方法,用于解决现有技术中需要使用高精度、高成本的塑封模具导致成本高的技术问题,具有无须使用高精度模具、成本低的技术效果。
本申请通过本申请的一实施例提供如下技术方案:
一种芯片背面裸露的扇出型封装结构,所述结构包括:芯片;再布线层,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;限高块,所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;凸点,所述凸点设置在所述再布线层的第二面上,其中所述第一面与所述第二面为相反的面;其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;其中,所述第二距离等于所述第一距离。
进一步的,所述再布线层具体为一层结构或者多层结构。
进一步的,所述再布线层包括绝缘层和线路层。
进一步的,所述芯片还包括:金属散热件,所述金属散热件键合在所述芯片背面。
本申请通过本申请的一实施例还提供另一技术方案:
一种芯片背面裸露的扇出型封装结构的制造方法,所述方法包括:将芯片和限高块贴在承载板的临时键合胶表面;将塑封板覆盖在芯片和限高块上;将树脂填充到第一空间内,并固化形成整体结构;去掉所述塑封板;去掉承载板和临时键合胶;制作再布线层。
进一步的,所述方法还包括:植入凸点。
进一步的,所述方法还包括:切割形成扇出封装结构。
进一步的,所述方法还包括:采用流动性好的液体树脂在低温填充的方式填充树脂,然后固化。
进一步的,在所述将塑封板覆盖在芯片和限高块上之后,还包括:采用高温下流动性好的树脂进行树脂的填充灌封,然后固化。
本发明实施例的有益效果如下:
本发明一实施例提供的一种芯片背面裸露的扇出型封装结构及制造方法,所述结构包括芯片、再布线层、限高块、凸点,其中,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;凸点,所述凸点设置在所述再布线层的第二面上,其中所述第一面与所述第二面为相反的面;其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;其中,所述第二距离等于所述第一距离。本发明通过使用限高块而不必使用高精度塑封模具,具有大幅度降低封装制造和加工成本的技术效果。
进一步的,本发明通过将限高块和芯片设置成厚度一致,保证最终的扇出结构中的芯片背面裸露,具有易于散热的技术效果。
进一步的,本发明通过封装高度与芯片厚度一致,无须芯片减薄,具有节省工艺,节省成本的技术效果。
进一步的,本发明通过在芯片背面键合塑封板,具有易于散热的技术效果。
进一步的,本发明可以通过使用不同高度的限高块而达到制造不同高度的封装结构,而不必采用不同封装高度而制作不同高精度模具的方案,进而具有成本低的技术效果。
附图说明
图1为本发明一实施例中提供的一种芯片背面裸露的扇出型封装结构示意图;
图2为本发明一实施例中提供的一种芯片背面裸露的扇出型封装结构的制作方法流程示意图;
图3-11为本发明一实施例中提供的一种芯片背面裸露的扇出型封装结构的制作方法的示意图;
具体实施方式
本发明一实施例提供的一种芯片背面裸露的扇出型封装结构及制造方法,所述结构包括芯片、再布线层、限高块、凸点,其中,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;凸点,所述凸点设置在所述再布线层的第二面上,其中所述第一面与所述第二面为相反的面;其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;其中,所述第二距离等于所述第一距离。本发明通过使用限高块而不必使用高精度塑封模具,具有大幅度降低封装制造和加工成本的技术效果。
为使本申请一实施例的目的、技术方案和优点更加清楚,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
【实施例一】
为使本领域技术人员能够更详细了解本发明,以下结合附图对本发明进行详细描述。
如图1所述,图1为本发明一实施例中一种芯片背面裸露的扇出型封装结构,其中,所述结构包括:
芯片1;
再布线层2,所述芯片1设置在所述再布线层2的第一面21上,其中所述芯片1距离所述再布线层2具有第一距离a;
限高块3,所述限高块3设置在所述再布线层2的第一面21上,其中所述限高块3距离所述再布线层2具有第二距离b;
其中,所述再布线层2、所述限高块3、所述芯片1构成了第一空间,且所述第一空间内填充树脂4;
其中,所述第二距离a等于所述第一距离b。
凸点5,所述凸点5设置在所述再布线层2的第二面22上,其中所述第一面21与所述第二面22为相反的面。进一步的,本发明所提供的一种实施例可以包含凸点5,当然也可以不含有凸点5。本发明并不具体限定具体的类型。
进一步的,所述再布线层2具体为一层结构或者多层结构,或者,所述再布线层2包括绝缘层和线路层。
进一步的,所述芯片1还包括:
金属散热件【图中未示出】,所述金属散热件键合在所述芯片的背面。进一步的,芯片1周围用树脂4填充,进而实现树脂4将芯片1粘接在一起。同时,再布线层2覆盖了树脂4和芯片1的表面。
进一步的,通过限高块3厚度和芯片1的厚度相同,或者说,限高块3距离再布线层2的第二距离b和芯片距离再布线层2的第一距离a相同,实现了在最终的扇出结构中芯片背面裸露。进一步说的,芯片背面还可以键合金属散热件,实现了芯片的有效散热。
【实施例二】
如图2-11所示,本发明实施例还提供一种芯片背面裸露的扇出型封装结构的制作方法,所述方法包括:
步骤110:将芯片1和限高块3贴在承载板6的临时键合胶7表面;
步骤120:将塑封板8覆盖在芯片1和限高块3上;
步骤130:将树脂4填充到第一空间内,并固化形成整体结构;
步骤140:去掉所述塑封板8;
步骤150:去掉承载板6和临时键合胶7;
步骤160:制作再布线层2。
进一步的,所述方法还包括:
步骤170:植入凸点5。
进一步的,所述方法还包括:
步骤180:切割形成扇出封装结构。
进一步的,步骤130:将树脂填充到第一空间内,并固化形成整体结构中的树脂填充可以有两种方式:
第一种:采用流动性好的液体树脂在低温填充的方式填充树脂,然后固化。
具体来说,该方案为低温填充,液体树脂可以为底填胶underfill。
第二种,在步骤120中形成结构后,在步骤130中高温下填充,即:采用高温下流动性好的树脂进行树脂的填充灌封,然后固化。
具体来说,该方案为高温填充。
进一步的,步骤140:去掉所述塑封板8中的塑封板为:聚四氟乙烯板或者涂覆聚四氟乙烯的金属板。其中,限高块3和所述聚四氟乙烯板或者涂覆聚四氟乙烯的金属板与承载板形成第一空间,并在第一空间内填充树脂,并固化形成整体结构。进一步的,所述塑封板具有与所述树脂不具有粘接的性质,以便于所述塑封板更容易的从所述树脂上去除。
进一步的,再布线层的制造方法与本领域技术人员所公知的扇出型封装的再布线方法相同,本发明不再具体阐述。
本发明所提供的一种芯片背面裸露的扇出型封装结构及制造方法具有如下技术效果:
本发明一实施例提供的一种芯片背面裸露的扇出型封装结构及制造方法,所述结构包括芯片、再布线层、限高块、凸点,其中,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;凸点,所述凸点设置在所述再布线层的第二面上,其中所述第一面与所述第二面为相反的面;其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;其中,所述第二距离等于所述第一距离。本发明通过使用限高块而不必使用高精度塑封模具,具有大幅度降低封装制造和加工成本的技术效果。
进一步的,本发明通过将限高块和芯片设置成厚度一致,保证最终的扇出结构中的芯片背面裸露,具有易于散热的技术效果。
进一步的,本发明通过封装高度与芯片厚度一致,无须芯片减薄,具有节省工艺,节省成本的技术效果。
进一步的,本发明通过在芯片背面键合金属散热件,具有易于散热的技术效果。
进一步的,本发明可以通过使用不同高度的限高块而达到制造不同高度的封装结构,而不必采用不同封装高度而制作不同高精度模具的方案,进而具有成本低的技术效果。
进一步的,本发明通过限高块的使用,具有适用小批量生产,也适用大规模生产的技术效果。
进一步的,本发明具有工艺简单,易于量产的技术效果。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种芯片背面裸露的扇出型封装结构,其特征在于,所述结构包括:
芯片;
再布线层,所述芯片设置在所述再布线层的第一面上,其中所述芯片距离所述再布线层具有第一距离;
限高块,所述限高块设置在所述再布线层的第一面上,其中所述限高块距离所述再布线层具有第二距离;
凸点,所述凸点设置在所述再布线层的第二面上,其中所述第一面与所述第二面为相反的面;
其中,所述再布线层、所述限高块、所述芯片构成了第一空间,且所述第一空间内填充树脂;
其中,所述第二距离等于所述第一距离。
2.如权利要求1所述的结构,其特征在于,所述再布线层具体为一层结构或者多层结构。
3.如权利要求1所述的结构,其特征在于,所述芯片还包括:
所述再布线层包括绝缘层和线路层。
4.如权利要求1所述的结构,其特征在于,所述结构还包括:
金属散热件,所述金属散热件键合在所述芯片背面。
5.一种芯片背面裸露的扇出型封装结构的制造方法,其特征在于,所述方法包括:
将芯片和限高块贴在承载板的临时键合胶表面;
将塑封板覆盖在芯片和限高块上;
将树脂填充到第一空间内,并固化形成整体结构;
去掉所述塑封板;
去掉承载板和临时键合胶;
制作再布线层。
6.如权利要求5所述的方法,其特征在于,所述方法还包括:
植入凸点。
7.如权利要求6所述的方法,其特征在于,所述方法还包括:
切割形成扇出封装结构。
8.如权利要求5所述的方法,其特征在于,所述方法还包括:
采用流动性好的液体树脂在低温填充的方式填充树脂,然后固化。
9.如权利要求5所述的方法,其特征在于,在所述将塑封板覆盖在芯片和限高块上之后,还包括:
采用高温下流动性好的树脂进行树脂的填充灌封,然后固化。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952745A (zh) * 2015-07-08 2015-09-30 华进半导体封装先导技术研发中心有限公司 芯片后组装扇出型封装结构及其生产工艺
CN105206539A (zh) * 2015-09-01 2015-12-30 华进半导体封装先导技术研发中心有限公司 扇出型封装制备方法
CN107797049A (zh) * 2017-09-28 2018-03-13 北京时代民芯科技有限公司 一种ic芯片背面观察样品及其制作方法
CN108962772A (zh) * 2018-07-19 2018-12-07 通富微电子股份有限公司 封装结构及其形成方法
CN108962766A (zh) * 2018-07-19 2018-12-07 通富微电子股份有限公司 封装结构及其形成方法
CN109037082A (zh) * 2018-07-19 2018-12-18 通富微电子股份有限公司 封装结构及其形成方法
CN110634830A (zh) * 2019-09-20 2019-12-31 上海先方半导体有限公司 一种多芯片集成的封装方法和结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
CN1641865A (zh) * 2004-01-09 2005-07-20 日月光半导体制造股份有限公司 覆晶封装体
US20100052188A1 (en) * 2008-08-26 2010-03-04 Mohammad Khan Semiconductor Chip with Solder Joint Protection Ring
US20110204494A1 (en) * 2010-02-23 2011-08-25 Chi Heejo Integrated circuit packaging system with shield and method of manufacture thereof
CN102456584A (zh) * 2010-11-02 2012-05-16 新科金朋有限公司 在半导体小片和互连结构周围形成可穿透膜包封料的半导体器件和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
CN1641865A (zh) * 2004-01-09 2005-07-20 日月光半导体制造股份有限公司 覆晶封装体
US20100052188A1 (en) * 2008-08-26 2010-03-04 Mohammad Khan Semiconductor Chip with Solder Joint Protection Ring
US20110204494A1 (en) * 2010-02-23 2011-08-25 Chi Heejo Integrated circuit packaging system with shield and method of manufacture thereof
CN102456584A (zh) * 2010-11-02 2012-05-16 新科金朋有限公司 在半导体小片和互连结构周围形成可穿透膜包封料的半导体器件和方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952745A (zh) * 2015-07-08 2015-09-30 华进半导体封装先导技术研发中心有限公司 芯片后组装扇出型封装结构及其生产工艺
CN104952745B (zh) * 2015-07-08 2017-12-22 华进半导体封装先导技术研发中心有限公司 芯片后组装扇出型封装结构及其生产工艺
CN105206539A (zh) * 2015-09-01 2015-12-30 华进半导体封装先导技术研发中心有限公司 扇出型封装制备方法
CN107797049A (zh) * 2017-09-28 2018-03-13 北京时代民芯科技有限公司 一种ic芯片背面观察样品及其制作方法
CN108962772A (zh) * 2018-07-19 2018-12-07 通富微电子股份有限公司 封装结构及其形成方法
CN108962766A (zh) * 2018-07-19 2018-12-07 通富微电子股份有限公司 封装结构及其形成方法
CN109037082A (zh) * 2018-07-19 2018-12-18 通富微电子股份有限公司 封装结构及其形成方法
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