CN103887256B - 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 - Google Patents

一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 Download PDF

Info

Publication number
CN103887256B
CN103887256B CN201410119024.9A CN201410119024A CN103887256B CN 103887256 B CN103887256 B CN 103887256B CN 201410119024 A CN201410119024 A CN 201410119024A CN 103887256 B CN103887256 B CN 103887256B
Authority
CN
China
Prior art keywords
support plate
chip
photoresistance film
metal support
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410119024.9A
Other languages
English (en)
Other versions
CN103887256A (zh
Inventor
王新潮
梁新夫
陈灵芝
郁科锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangyin Xinzhilian Electronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangyin Xinzhilian Electronics Technology Co ltd filed Critical Jiangyin Xinzhilian Electronics Technology Co ltd
Priority to CN201410119024.9A priority Critical patent/CN103887256B/zh
Publication of CN103887256A publication Critical patent/CN103887256A/zh
Application granted granted Critical
Publication of CN103887256B publication Critical patent/CN103887256B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Abstract

一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法，所述封装结构包括金属载板（1），所述金属载板（1）表面贴装有芯片（2），所述芯片（2）外围设置有屏蔽铜柱（8），所述芯片（2）表面焊接有铜球（3），所述铜球（3）与绝缘材料（4）齐平，所述铜球（3）和绝缘材料（4）表面设置有金属线路层（5），所述金属线路层（5）外围包封有感光材料（7），所述金属线路层（5）表面设置有金属球（6）。本发明的有益效果是：它在载板表面贴装芯片，以球焊方式在PAD打上铜球或者在芯片PAD上制作铜柱，模塑包封后通过减薄重布线将铜球或铜柱和外引脚相连，另外芯片带有散热片，可以提供高效的散热功能，从而实现高性能的电性连接与良好的可靠性保证。

Description

一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
技术领域
本发明涉及一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法，属于半导体封装技术领域。
背景技术
当前芯片尺寸封装（CSP）工艺主要有：
一、芯片先贴装在引线框架或者基板上后在芯片表面引线键合，或者芯片表面二次布线制作凸点后倒装在引线框架或者基板上再进行模塑包封及后工序；
二、芯片表面二次布线后在布线层Pad处制作焊球，再进行模塑包封（或裸芯片）及后工序。
当前芯片尺寸封装（CSP）工艺存在以下不足和缺陷：
1、随着产品小、薄、高密度的要求不断提高，引线框架或者基板要求小而薄，易变形，制作难度较大；
2、采用引线键合工艺的产品，受焊线弧高和弧长的限制，产品的厚度和大小都不可能做得很小；
3、采用倒装工艺或者圆片级封装的产品，芯片需要二次布线制作凸点，前期制造成本较高；
4、随着芯片引脚数的增多以及对芯片尺寸缩小要求的提高，芯片倒装时与基片的对位精度要求非常高；
5、绝大多数的倒装焊产品中都采用了底部填充剂，其作用是缓解芯片和基板之间由热膨胀系数（CTE）差所引起的剪切应力，但存在填充不满、空洞的问题；
6、产品运作时易受外界电磁信号干扰，且本身产生的电磁波易辐射其它装置使其产生不良现象，稳定性较差。
发明内容
本发明的目的在于克服上述不足，提供一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法，它先在金属载板表面电镀铜柱，再在表面贴装芯片，以球焊方式在PAD打上铜球或者在芯片PAD上制作铜柱，模塑包封后通过减薄重布线将铜球或铜柱和外引脚相连，另外利用金属载板作为散热片，可以提供高效的散热功能，从而实现高性能的电性连接与良好的可靠性保证。
本发明的目的是这样实现的：一种高散热芯片嵌入式电磁屏蔽封装结构，它包括金属载板，所述金属载板表面贴装有芯片，所述芯片外围设置有屏蔽铜柱，所述芯片表面焊接有铜球，所述芯片、铜球和屏蔽铜柱外围包封有绝缘材料，所述铜球与绝缘材料齐平，所述铜球和绝缘材料表面设置有金属线路层，所述金属线路层外围包封有感光材料，所述金属线路层表面设置有金属球。
所述金属线路层为多层，所述金属线路层与金属线路层之间通过连接铜柱相连接。
一种高散热芯片嵌入式电磁屏蔽封装结构的制作方法，所述方法包括如下步骤：
步骤一、取金属载板
取一片厚度合适的金属载板；
步骤二、金属载板表面预镀铜材
在金属载板表面电镀一层铜材薄膜；
步骤三、贴光阻膜
在完成预镀铜材薄膜的金属载板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、曝光显影
利用曝光显影设备将步骤三完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属载板正面后续需要进行芯片定位区电镀的图形区域；
步骤五、电镀金属层
在步骤四中金属载板正面去除部分光阻膜的区域内电镀上金属层作为贴装芯片定位区；
步骤六、去除光阻膜
去除金属载板表面的光阻膜；
步骤七、贴光阻膜
在金属载板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤八、曝光显影
利用曝光显影设备将步骤七完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属载板正面后续需要进行电镀的图形区域；
步骤九、电镀铜柱
在步骤八中金属基板正面去除部分光阻膜的区域内电镀上铜柱；
步骤十、去除光阻膜
去除金属载板表面的光阻膜；
步骤十一、贴装芯片
在电镀了芯片贴装定位区的金属载板上贴装芯片；
步骤十二、焊接铜凸点
在芯片表面焊接铜凸点；
步骤十三、在金属载板正面覆盖绝缘材料层
在金属载板正面覆盖一层绝缘材料；
步骤十四、绝缘材料表面减薄
将绝缘材料表面进行机械减薄，直到露出铜凸点为止；
步骤十五、绝缘材料表面金属化
对绝缘材料表面进行金属化处理，使其表面后续能进行电镀；
步骤十六、贴光阻膜
在完成金属化的绝缘材料表面及金属载板背面贴上可进行曝光显影的光阻膜；
步骤十七、曝光显影
利用曝光显影设备将绝缘材料的金属化层进行图形曝光、显影与去除部分图形光阻膜，以露出金属化层后续需要进行一层线路层电镀的图形区域；
步骤十八、电镀一层线路层
在步骤十七中金属化层去除部分光阻膜的区域内电镀上金属线路层作为重布线一层线路层，形成线路板；
步骤十九、去除光阻膜
去除金属载板背面与线路板正面的光阻膜；
步骤二十、快速蚀刻
对线路板正面进行快速蚀刻，去除一层线路层以外的金属化层；
步骤二十一、涂覆感光材料
在完成一层线路层的线路板正面涂覆感光材料；
步骤二十二、曝光显影
利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形感光材料，以露出线路板正面后续需要进行植球的图形区域；
步骤二十三、进行金属有机保护
对线路板露出的金属层进行有机保护；
步骤二十四、植球
在线路板正面植球区域植入金属球；
步骤二十五、切割
将植好金属球的产品切割成单颗产品。
所述步骤十一中可以直接贴装PAD上已经制作好铜柱的芯片，省略步骤十二。
所述步骤十三到步骤二十可以在步骤十二到步骤二十一之间重复多次。
与现有技术相比，本发明具有以下有益效果：
1、本发明采用在普通的载板上直接贴装芯片，不需要定制引线框架或者基板，且可以根据需要进行多芯片的混装，降低了制造成本；
2、本发明采用球焊方式或者直接在芯片PAD上制作铜柱实现了芯片上二次布线制作凸点的过程，大大降低了芯片的制造成本，提高了生产效率；
3、本发明的组装方式不需要芯片的倒装和倒装以后的底填工序，避免了因此产生的倒装对位和底填空洞的风险性；
4、本发明可以根据产品需要保留贴装芯片时所用的载板，作为产品的散热片，为产品提供高效的散热效果；
5、本发明有防电磁辐射干扰设计，大大增强了产品的电磁相容能力，提高了产品本身性能及所属电路的稳定性。
附图说明
图1~图25为本发明一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法各工序示意图。
图26为本发明一种高散热芯片嵌入式电磁屏蔽封装结构的示意图。
图27为本发明一种高散热芯片嵌入式电磁屏蔽封装结构另一实施例的示意图。
图28为本发明一种高散热芯片嵌入式电磁屏蔽封装结构的俯视图。
其中：
金属载板1
芯片2
铜球3
绝缘材料4
金属线路层5
金属球6
感光材料7
屏蔽铜柱8
连接铜柱9。
具体实施方式
参见图26，本发明一种高散热芯片嵌入式电磁屏蔽封装结构，它包括金属载板1，所述金属载板1表面贴装有芯片2，所述芯片2外围设置有屏蔽铜柱8，所述芯片2表面焊接有铜球3，所述芯片2、铜球3和屏蔽铜柱8外围包封有绝缘材料4，所述铜球3与绝缘材料4齐平，所述铜球3和绝缘材料4表面设置有金属线路层5，所述金属线路层5外围包封有感光材料7，所述金属线路层5表面设置有金属球6。
参见图27，所述金属线路层5为多层，所述金属线路层5与金属线路层5之间通过连接铜柱9相连接。
其制作方法如下：
步骤一、取金属载板
参见图1，取一片厚度合适的金属载板，金属载板的材质可以依据芯片的功能与特性进行变换，例如：铜材、铁材、镍铁材或锌铁材等；
步骤二、金属载板表面预镀铜材
参见图2，在金属载板表面电镀一层铜材薄膜，目的是为后续电镀作基础，所述电镀的方式可以采用化学镀或是电解电镀；
步骤三、贴光阻膜
参见图3，在完成预镀铜材薄膜的金属载板正面及背面分别贴上可进行曝光显影的光阻膜，所述光阻膜可以采用湿式光阻膜或干式光阻膜；
步骤四、曝光显影
参见图4，利用曝光显影设备将步骤三完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属载板正面后续需要进行电镀的图形区域；
步骤五、电镀金属层
参见图5，在步骤四中金属载板正面去除部分光阻膜的区域内电镀上金属层作为贴装芯片定位区；
步骤六、去除光阻膜
参见图6，去除金属载板表面的光阻膜，去除方法采用化学药水软化（必要时并采用高压水喷除）；
步骤七、贴光阻膜
参见图7，在金属载板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤八、曝光显影
参见图8，利用曝光显影设备将步骤七完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属载板正面后续需要进行电镀的图形区域；
步骤九、电镀铜柱
参见图9，在步骤八中金属基板正面去除部分光阻膜的区域内电镀上铜柱，铜柱设置在内部线路的外围，以达到电磁屏蔽的效果；
步骤十、去除光阻膜
参见图10，去除金属载板表面的光阻膜；
步骤十一、贴装芯片
参见图11，在电镀了芯片贴装定位区的金属载板上贴装芯片，贴装方式可采用点胶、甩胶、铅锡焊料或倒装等；
步骤十二、焊接铜凸点
参见图12，在芯片表面焊接铜凸点，铜凸点可以用打线方式焊接；
步骤十三、在金属载板正面覆盖绝缘材料层
参见图13，在金属载板正面覆盖一层绝缘材料，目的是为了做芯片与一层线路之间的绝缘层，同时为后续电镀一层线路做基础；
步骤十四、绝缘材料表面减薄
参见图14，将绝缘材料表面进行机械减薄，直到露出铜凸点为止。目的是为了使铜球与后续的一层线路连接，同时能增加后续化学铜的结合力；
步骤十五、绝缘材料表面金属化
参见图15，对绝缘材料表面进行金属化处理，使其表面后续能进行电镀；
步骤十六、贴光阻膜
参见图16，在完成金属化的绝缘材料表面及金属载板背面贴上可进行曝光显影的光阻膜；
步骤十七、曝光显影
参见图17，利用曝光显影设备将绝缘材料的金属化层进行图形曝光、显影与去除部分图形光阻膜，以露出金属化层正面后续需要进行一层线路层电镀的图形区域；
步骤十八、电镀金属线路层（一层线路层）
参见图18，在步骤十七中金属化层去除部分光阻膜的区域内电镀上金属线路层作为一层线路层，形成线路板；
步骤十九、去除光阻膜
参见图19，去除金属载板背面与线路板正面的光阻膜，去除光阻膜的方法采用化学药水软化（必要时并采用高压水喷除）；
步骤二十、快速蚀刻
参见图20，对线路板正面进行快速蚀刻，去除一层线路层以外的金属化层；
步骤二十一、涂覆感光材料
参见图21，在完成一层线路层的线路板正面涂覆感光材料；
步骤二十二、曝光显影
参见图22，利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形感光材料，以露出线路板正面后续需要进行加工的图形区域；
步骤二十三、进行金属有机保护
参见图23，对线路板露出的金属层进行有机保护；
步骤二十四、植球
参见图24，在线路板正面植球区域植入金属球；
步骤二十五、切割
参见图25，将植好金属球的产品切割成单颗产品。
所述步骤十一中可以直接贴装PAD上已经制作好铜柱的芯片，省略步骤十二。
所述步骤十三到步骤二十可以在步骤十二到步骤二十一之间重复多次，以形成多层金属线路层。

Claims (2)

1.一种高散热芯片嵌入式电磁屏蔽封装结构的制作方法，其特征在于所述方法包括如下步骤：
步骤一、取金属载板
取一片厚度合适的金属载板；
步骤二、金属载板表面预镀铜材
在金属载板表面电镀一层铜材薄膜；
步骤三、贴光阻膜
在完成预镀铜材薄膜的金属载板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、曝光显影
利用曝光显影设备将步骤三完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分光阻膜，以露出金属载板正面后续需要进行芯片定位区电镀的图形区域；
步骤五、电镀金属层
在步骤四中金属载板正面去除部分光阻膜的区域内电镀上金属层作为贴装芯片定位区；
步骤六、去除光阻膜
去除金属载板表面的光阻膜；
步骤七、贴光阻膜
在金属载板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤八、曝光显影
利用曝光显影设备将步骤七完成贴光阻膜的金属载板正面进行图形曝光、显影与去除部分光阻膜，以露出金属载板正面后续需要进行电镀的图形区域；
步骤九、电镀铜柱
在步骤八中金属基板正面去除部分光阻膜的区域内电镀上铜柱；
步骤十、去除光阻膜
去除金属载板表面的光阻膜；
步骤十一、贴装芯片
在电镀了芯片贴装定位区的金属载板上贴装芯片；
步骤十二、焊接铜凸点
在芯片表面焊接铜凸点；
步骤十三、在金属载板正面覆盖绝缘材料层
在金属载板正面覆盖一层绝缘材料；
步骤十四、绝缘材料表面减薄
将绝缘材料表面进行机械减薄，直到露出铜凸点为止；
步骤十五、绝缘材料表面金属化
对绝缘材料表面进行金属化处理，使其表面后续能进行电镀；
步骤十六、贴光阻膜
在完成金属化的绝缘材料表面及金属载板背面贴上可进行曝光显影的光阻膜；
步骤十七、曝光显影
利用曝光显影设备将绝缘材料的金属化层进行图形曝光、显影与去除部分光阻膜，以露出金属化层后续需要进行一层线路层电镀的图形区域；
步骤十八、电镀一层线路层
在步骤十七中金属化层去除部分光阻膜的区域内电镀上金属线路层作为重布线一层线路层，形成线路板；
步骤十九、去除光阻膜
去除金属载板背面与线路板正面的光阻膜；
步骤二十、快速蚀刻
对线路板正面进行快速蚀刻，去除一层线路层以外的金属化层；
步骤二十一、涂覆感光材料
在完成一层线路层的线路板正面涂覆感光材料；
步骤二十二、曝光显影
利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分感光材料，以露出线路板正面后续需要进行植球的图形区域；
步骤二十三、进行金属有机保护
对线路板露出的金属层进行有机保护；
步骤二十四、植球
在线路板正面植球区域植入金属球；
步骤二十五、切割
将植好金属球的产品切割成单颗产品。
2.根据权利要求1所述的一种高散热芯片嵌入式电磁屏蔽封装结构的制作方法，其特征在于：所述步骤十一中直接贴装PAD上已经制作好铜柱的芯片，省略步骤十二。
CN201410119024.9A 2014-03-27 2014-03-27 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 Active CN103887256B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410119024.9A CN103887256B (zh) 2014-03-27 2014-03-27 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410119024.9A CN103887256B (zh) 2014-03-27 2014-03-27 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN103887256A CN103887256A (zh) 2014-06-25
CN103887256B true CN103887256B (zh) 2017-05-17

Family

ID=50956086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410119024.9A Active CN103887256B (zh) 2014-03-27 2014-03-27 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN103887256B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201724453A (zh) * 2015-12-18 2017-07-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN106169428B (zh) * 2016-08-31 2018-08-31 华天科技（昆山）电子有限公司 用于减缓电磁干扰的芯片封装结构及封装方法
CN107481977B (zh) * 2017-08-21 2020-02-07 华进半导体封装先导技术研发中心有限公司 一种晶圆级扇出型封装结构及封装方法
US20210134757A1 (en) * 2019-11-04 2021-05-06 Xilinx, Inc. Fanout integration for stacked silicon package assembly
CN114666995B (zh) * 2022-02-25 2024-03-26 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN114975245B (zh) * 2022-05-30 2023-08-04 长电集成电路(绍兴)有限公司 埋入式芯片封装结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101653053A (zh) * 2008-01-25 2010-02-17 揖斐电株式会社 多层线路板及其制造方法
CN203787410U (zh) * 2014-03-27 2014-08-20 江苏长电科技股份有限公司 一种高散热芯片嵌入式电磁屏蔽封装结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101653053A (zh) * 2008-01-25 2010-02-17 揖斐电株式会社 多层线路板及其制造方法
CN203787410U (zh) * 2014-03-27 2014-08-20 江苏长电科技股份有限公司 一种高散热芯片嵌入式电磁屏蔽封装结构

Also Published As

Publication number Publication date
CN103887256A (zh) 2014-06-25

Similar Documents

Publication Publication Date Title
CN103794587B (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN103887256B (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
KR101150322B1 (ko) 반도체 칩 패키지 및 그 제조 방법
CN102005432B (zh) 四面无引脚封装结构及其封装方法
CN100463125C (zh) 用于半导体封装的再分布的引线框及其制作方法
US7348211B2 (en) Method for fabricating semiconductor packages
CN105575913A (zh) 埋入硅基板扇出型3d封装结构
CN109637985B (zh) 一种芯片扇出的封装结构及其制造方法
CN105118823A (zh) 一种堆叠型芯片封装结构及封装方法
CN104538318B (zh) 一种扇出型圆片级芯片封装方法
CN102456677A (zh) 球栅阵列封装结构及其制造方法
CN105070671A (zh) 一种芯片封装方法
TW201232673A (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
CN104505382A (zh) 一种圆片级扇出PoP封装结构及其制造方法
CN205039151U (zh) 一种堆叠型芯片封装结构
US7129119B2 (en) Method for fabricating semiconductor packages
CN104051443B (zh) 高密度可堆叠封装结构及制作方法
CN109817769B (zh) 一种新型led芯片封装制作方法
CN105304605A (zh) 一种芯片嵌入式封装结构及其封装方法
CN107958882A (zh) 芯片的封装结构及其制作方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
US8283780B2 (en) Surface mount semiconductor device
CN203787410U (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构
CN105161475A (zh) 带有双圈焊凸点的无引脚csp堆叠封装件及其制造方法
CN211150512U (zh) 扇出型三维封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160429

Address after: 214434 Jiangyin, Jiangsu, Chengjiang city street, Long Hill Road, No. 78

Applicant after: Jiangsu Changjiang Electronics Technology Co., Ltd.

Address before: 214434 Jiangyin, Jiangsu Province, Chengjiang Mayor Hill Road, No. 78, No.

Applicant before: Jiangsu Changjiang Electronics Technology Co., Ltd.

GR01 Patent grant
GR01 Patent grant