CN205039151U - 一种堆叠型芯片封装结构 - Google Patents

一种堆叠型芯片封装结构 Download PDF

Info

Publication number
CN205039151U
CN205039151U CN201520749446.4U CN201520749446U CN205039151U CN 205039151 U CN205039151 U CN 205039151U CN 201520749446 U CN201520749446 U CN 201520749446U CN 205039151 U CN205039151 U CN 205039151U
Authority
CN
China
Prior art keywords
layer
semiconductor chip
interconnection structure
chip
supporter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520749446.4U
Other languages
English (en)
Inventor
仇月东
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201520749446.4U priority Critical patent/CN205039151U/zh
Application granted granted Critical
Publication of CN205039151U publication Critical patent/CN205039151U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms

Abstract

本实用新型提供一种堆叠型芯片封装结构，包括：第一塑封层；嵌于所述第一塑封层中的第一半导体芯片及至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；位于所述第一半导体芯片背面一侧并与所述互连结构电连接的第一再分布引线层；位于所述第一半导体芯片背面一侧并与所述第一塑封层连接的第二塑封层；嵌于所述第二塑封层中并与所述第一再分布引线层电连接的第二半导体芯片；位于所述第一半导体芯片正面一侧并与所述第一半导体芯片及所述互连结构电连接的第二再分布引线层。本实用新型通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现，并可提高堆叠型封装结构的稳定性。

Description

一种堆叠型芯片封装结构
技术领域
本实用新型属于半导体制造领域，涉及一种堆叠型芯片封装结构。
背景技术
半导体工业经历了快速的成长，由于电子元件整合密度的改善，人们倾向于追求更小及更具有创造性的半导体芯片封装技术。在扇出型结构中，芯片的输入及输出焊盘分布于芯片所处区域外部，因此，半导体器件输入、输出焊盘的数量可以增加。
堆叠型封装(PackageonPackage，PoP)可以使单个封装体内纵向堆叠多个芯片，将纵向分离的逻辑和存储球栅阵列结合，层叠的各封装体之间通过标准接口来传输信号，从而实现元件密度的倍增，使单个封装体实现更多的功能，广泛应用于手机、个人数字助理(PDA)、数码相机等领域。
先进封装中，硅通孔技术(Through-siliconvia，TSV)有着重大影响，其是穿透基片(特别是硅基片)的垂直电连接技术。TSV几乎可以代替所有封装中的引线键合(Wire-Bonding)的地方，提高所有种类芯片封装的电气性能，包括提高集成度，缩小芯片尺寸，特别是在系统集封装(System-in-Packaging，SiP)，圆片级封装(Wafer-LevelPackaging–WLP)以及三维垂直叠层封装(3DPackaging)这些先进封装之中。TSV的制造包括了通孔的制造，绝缘层的沉积，通孔的填充以及后续的化学机械平整化(CMP)和再布线(RDL)等工艺。
传统的堆叠型封装与TSV工艺相关，需要一系列复杂的制造工艺，导致较高的生产成本和较低的良率。现有的一种解决方案是，将连接通孔形成于塑封层中，并在连接通孔中填充导电金属，实现芯片间的互连。这种方案很容易实现，但是塑封层中连接通孔的数量有所限制，并且由于热膨胀系数(CoefficientofThermalExpansion，CTE)失配，形成于塑封层中的导电栓塞将会导致连接区域的不稳定。
因此，如何提供一种新型的堆叠型芯片封装结构，以降低工艺复杂性、提高封装效率，成为本领域技术人员亟待解决的一个重要技术问题。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种堆叠型芯片封装结构，用于解决现有技术中堆叠型封装工艺复杂、成本较高、良率较低的问题。
为实现上述目的及其他相关目的，本实用新型提供一种堆叠型芯片封装结构，包括：
第一塑封层；
嵌于所述第一塑封层中的第一半导体芯片及至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；
位于所述第一半导体芯片背面一侧并与所述互连结构电连接的第一再分布引线层；
位于所述第一半导体芯片背面一侧并与所述第一塑封层连接的第二塑封层；
嵌于所述第二塑封层中并与所述第一再分布引线层电连接的第二半导体芯片；
位于所述第一半导体芯片正面一侧并与所述第一半导体芯片及所述互连结构电连接的第二再分布引线层。
可选地，所述第二半导体芯片正面制作有若干凸块结构；所述第二半导体芯片通过所述凸块结构与所述第一再分布引线层连接。
可选地，所述第一半导体芯片与所述第二半导体芯片之间形成有第一介质层组，所述第一再分布引线层嵌于所述第一介质层组中。
可选地，所述第二再分布引线层表面连接有凸点下金属层，所述凸点下金属层表面连接有焊球凸点。
可选地，所述第一半导体芯片正面一侧形成有第二介质层组，所述第二再分布引线层及所述凸点下金属层嵌于所述第二介质层组中。
所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种。
可选地，所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。
可选地，所述互连结构中，各导电柱呈点阵排列。
可选地，所述支撑体的介电常数小于或等于3.9。
可选地，所述导电柱的材料选自Al、Cu、Sn、Ni、Au及Ag中的至少一种。
如上所述，本实用新型的堆叠型芯片封装结构，具有以下有益效果：本实用新型通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现。更重要的是，本实用新型的堆叠型封装结构中，各层半导体芯片及互连结构均嵌入塑封层中，可以提高堆叠型封装结构在恶劣的外部环境中的稳定性。
附图说明
图1显示为本实用新型的堆叠型芯片封装结构的剖面结构示意图。
图2显示为本实用新型的堆叠型芯片封装结构的一种封装方法的工艺流程图。
图3～图22显示为本实用新型的堆叠型芯片封装结构的一种封装方法各步骤所呈现的结构示意图。
元件标号说明
1载体
2粘合层
3第一半导体芯片
4互连结构
5支撑体
6导电柱
7第四通孔
8基板
9模塑材料
10第一塑封层
11第一介质层
12第二介质层
13第二通孔
14第三通孔
15第一再分布引线层
16第三介质层
17第一通孔
18第二半导体芯片
19凸块结构
20第二塑封层
21第二再分布引线层
22凸点下金属层
23焊球凸点
24第四介质层
S1～S8步骤
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实用新型提供一种堆叠型芯片封装结构，如图1所示，该堆叠型芯片封装结构包括：
第一塑封层10；
嵌于所述第一塑封层10中的第一半导体芯片3及至少一个互连结构4；所述互连结构4包括支撑体及上下贯穿所述支撑体的若干导电柱；
位于所述第一半导体芯片3背面一侧并与所述互连结构4电连接的第一再分布引线层15；
位于所述第一半导体芯片3背面一侧并与所述第一塑封层10连接的第二塑封层20；
嵌于所述第二塑封层20中并与所述第一再分布引线层10电连接的第二半导体芯片18；
位于所述第一半导体芯片3正面一侧并与所述第一半导体芯片3及所述互连结构4电连接的第二再分布引线层21。
作为示例，所述第二半导体芯片18正面制作有若干凸块结构19；所述第二半导体芯片18通过所述凸块结构19与所述第一再分布引线层10连接。所述凸块结构19可通过溅射、电镀等工艺制得。
作为示例，所述第一半导体芯片3与所述第二半导体芯片18之间形成有第一介质层组，所述第一再分布引线层15嵌于所述第一介质层组中。作为示例，如图1所示，所述第一介质层组包括第一介质层11及第三介质层16，其中，所述第一介质层11中形成有容纳所述第一再分布引线层15的导电栓塞的通孔，所述第三介质层16中形成有容纳所述凸块结构19的通孔。
进一步的，所述第二再分布引线层21表面连接有凸点下金属层22，所述凸点下金属层22表面连接有焊球凸点23。所述第一半导体芯片3正面一侧形成有第二介质层组，所述第二再分布引线层21及所述凸点下金属层22嵌于所述第二介质层组中。作为示例，如图1所示，所述第二介质层组包括第二介质层12及第四介质层24，其中，所述第二介质层12中形成有容纳所述第二再分布引线层21的导电栓塞的通孔，所述第四介质层24覆盖所述第二再分布引线层21，并形成有容纳所述凸点下金属层22的通孔。
具体的，所述互连结构4的高度最好与所述第一半导体芯片3的高度相同或大致相同，当然，所述互连结构4的高度也可以根据实际需要进行合理调节，相应的，所述第一塑封层10中可形成有与所述导电柱相对应的局部开口，该局部开口中填充有导电金属。
具体的，所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种；所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。作为示例，图6～图9显示了所述互连结构的几种横截面示意图，其中，图6显示为所述支撑体5及所述导电柱6的横截面均为四方形的示意图，图7显示为所述支撑体5的横截面为四方形、所述导电柱6的横截面为圆形的示意图，图8显示为所述支撑体5的横截面为圆形、所述导电柱6的横截面为四方形的示意图，图9显示为所述支撑体5及所述导电柱6的横截面均为圆形的示意图。
作为示例，所述互连结构中，各导电柱6呈点阵排列。需要指出的是，此处所述点阵排列是指所述互连结构的横截面中，各导电柱的排列具有周期性。图6～图9仅为示例，在其它实施例中，所述支撑体5及所述导电柱6也可具备其它形状及排列方式，只要满足所述导电柱6上下贯穿所述支撑体5即可，此处不应过分限制本实用新型的保护范围。
所述互连结构中，所述支撑体5优选采用低K材料(介电常数K≤3.9)，包括但不限于玻璃、聚合物、氧化硅、氮化硅等。所述导电柱6的材料选自Al、Cu、Sn、Ni、Au及Ag中的至少一种。所述第一介质层11、第二介质层12、第三介质层16及第四介质层24可采用相同或不同的材料，优选采用低K或超低K材料，包括但不限于氧化硅、磷硅玻璃、硅氧碳化合物、聚酰亚胺、苯并环丁烯、聚苯并恶唑中的任意一种。
本实用新型的堆叠型芯片封装结构中，各层半导体芯片及互连结构均嵌入塑封层中，在恶劣的外部环境中具有较高的稳定性。本实用新型的堆叠型芯片封装结构易于实现，有利于降低工艺复杂性，提高封装效率，降低生产成本。
实施例二
本实用新型的堆叠型芯片封装结构的一种封装方法如下，请参阅图2，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一载体，在所述载体表面形成粘合层；
S2：将第一半导体芯片正面朝下粘附于所述粘合层表面，并在所述第一半导体芯片周围粘附至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；
S3：在所述粘合层表面形成第一塑封层，其中，所述第一半导体芯片及所述互连结构嵌于所述第一塑封层内并暴露出上表面；
S4：去除所述载体及粘合层；
S5：在所述第一塑封层上表面形成第一介质层、下表面形成第二介质层，并基于所述第一介质层对所述第一半导体芯片及所述互连结构形成第一再分布引线层；
S6：将第二半导体芯片正面朝下与所述第一再分布引线层键合；
S7：形成包围所述第二半导体芯片的第二塑封层；
S8：基于所述第二介质层对所述第一半导体芯片及所述互连结构形成第二再分布引线层。
首先请参阅图3，执行步骤S1：提供一载体1，在所述载体1表面形成粘合层2。
具体的，所述载体1可以为后续制作粘合层2及粘贴第一半导体芯片3及互连结构4提供刚性的结构或基体，其材料可选自金属、半导体(例如Si)、聚合物或玻璃中的至少一种。作为示例，所述载体1选用玻璃。
所述粘合层2在后续工艺中作为第一半导体芯片3、互连结构4与载体1之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与第一半导体芯片3及互连结构4具有一定的结合力，以保证第一半导体芯片3及互连结构4在后续工艺中不会产生移动等情况，另外，其与载体1亦具有较强的结合力，一般来说，其与载体1的结合力需要大于与第一半导体芯片3及互连结构4的结合力。作为示例，所述粘合层2的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。所述胶带优选采用UV胶带，其在UV光照射后很容易被撕离。
然后请参阅图4，执行步骤S2：将第一半导体芯片3正面朝下粘附于所述粘合层2表面，并在所述第一半导体芯片3周围粘附至少一个互连结构4；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱。
具体的，所述第一半导体芯片3包括但不限于存储器件、显示器件、输入组件、分立元件、电源、稳压器等器件。所述第一半导体芯片3的数量可以为一个或更多，直至一个晶圆所能承载的第一半导体芯片3数量。此处，所述第一半导体芯片3的正面指的是所述第一半导体芯片3形成有器件以及电极引出的一面。
具体的，所述第一半导体芯片3周围的互连结构4的数量可以为一个或更多，作为示例，图5显示了所述第一半导体芯片3与所述互连结构4的一种布局结构图，如图所示，每个所述第一半导体芯片3周围均分布有四个所述互连结构4，这四个所述互连结构4分别位于所述第一半导体芯片3的前、后、左、右方位。此处仅为示例，在其它实施例中，所述互连结构4的数量可以根据需要进行增减，其排布方式也可进行调整，此处不应过分限制本实用新型的保护范围。
所述互连结构4的加入，可以使得封装结构中的连接点数量增多，从而使得芯片间的互连更容易实现。
具体的，所述互连结构4的高度最好与所述半导体芯片相同或大致相同。所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种；所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。
作为示例，图6～图9显示了所述互连结构的几种横截面示意图，其中，图6显示为所述支撑体5及所述导电柱6的横截面均为四方形的示意图，图7显示为所述支撑体5的横截面为四方形、所述导电柱6的横截面为圆形的示意图，图8显示为所述支撑体5的横截面为圆形、所述导电柱6的横截面为四方形的示意图，图9显示为所述支撑体5及所述导电柱6的横截面均为圆形的示意图。
作为示例，所述互连结构中，各导电柱6呈点阵排列。需要指出的是，此处所述点阵排列是指所述互连结构的横截面中，各导电柱的排列具有周期性。图6～图9仅为示例，在其它实施例中，所述支撑体5及所述导电柱6也可具备其它形状及排列方式，只要满足所述导电柱6上下贯穿所述支撑体5即可，此处不应过分限制本实用新型的保护范围。
作为示例，所述互连结构的形成方法包括以下步骤：
如图10所示，执行步骤(1)：形成所述支撑结构5。
所述支撑结构5的材料包括但不限于玻璃、聚合物、氧化硅、氮化硅等，优选采用低K(介电常数K≤3.9)或超低K(介电常数K<3或K<2.5)介电材料。根据材料的不同，可采用注塑工艺、旋涂、化学气相沉积、等离子气相沉积等方法形成所述支撑结构。
所述支撑结构5还可采用光敏聚酰亚胺、光敏苯并环丁烯、光敏聚苯并恶唑等光敏材料，其同样具有低K的特征，其在作为介电材料的同时又可作为光刻胶层，可直接通过曝光、显影等步骤在其中得到通孔。
如图11所示，执行步骤(2)，在所述支撑结构5中形成若干第二通孔7。形成所述第二通孔7的方法包括但不限于激光钻孔、机械钻孔、深反应离子刻蚀、曝光显影等。
如图12所示，在所述第二通孔7中填充金属，得到所述导电柱6。所述导电柱6的材料选自Al、Cu、Sn、Ni、Au及Ag中的至少一种。在所述第二通孔7中填充金属的方法包括但不限于电镀、化学镀、物理气相沉积、化学气相沉积法等。
在另一实施例中，所述互连结构也可采用如下步骤形成：
如图13所示，执行步骤(1)：提供一基板8，在所述基板8表面形成若干垂直设立的导电柱6。
具体的，可通过电镀法或拉丝法在所述基板表面形成所述导电柱6。
如图14所示，执行步骤(2)：形成包覆所述导电柱6的模塑材料9。所述模塑材料采用热固性材料，包括但不限于环氧树脂、聚酰亚胺、硅胶等。可采用压缩成形、注压成形实现该过程。
然后执行步骤(3)，去除所述导电柱6上表面多余的模塑材料并移除所述基板8以暴露出所述导电柱6下表面，剩余的模塑材料构成所述支撑件5，从而得到如图12所示的互连结构。
需要指出的是，以上两种方法均可同时形成多个所述互连结构，最后通过切割得到单个的所述互连结构。
再请参阅图15，执行步骤S3：在所述粘合层2表面形成第一塑封层10，其中，所述第一半导体芯片3及所述互连结构4嵌于所述第一塑封层10内并暴露出上表面。
需要指出的是，所述粘合层2表面粘附的多个第一半导体芯片3与互连结构4的高度可以不一致，在形成所述塑封层10时，为了暴露出所有所述第一半导体芯片3及所述互连结构4的上表面，可对所述塑封层采用研磨、局部激光开口等工艺。其中，各个第一半导体芯片3及互连结构4的高度可以根据实际需要进行合理调节。
具体的，所述第一塑封层10选用热固性材料，例如硅胶、环氧树脂等常用塑封材料。形成所述塑封层10的方法可选自但不限于压缩成形(compressivemolding)、印刷(pasteprinting)、转送成形(transfermolding)、液体密封成形(liquidencapsulantmolding)、真空压合(vacuumlamination)、旋涂(spincoating)等方法中的任意一种。
例如，转送成形(transfermolding)是塑料的成形方法之一，它是将闭合后的金属模型加热，从细管浇口压入熔融状树脂使之硬化成形的方法，较压缩成形的成形精度高，并可生成非常复杂形状的成形品。而且在一处装入树脂进行一次操作可以同时在连通的金属模中取得数个成形品。这一成形方法主要用于酚醛树脂、尿素树脂、密胺、环氧树脂与聚酯等热固性树脂的成形，所以也称之为热固性树脂的注压成形。
接着请参阅图16，执行步骤S4：去除所述载体1及粘合层2。
具体的，去除所述载体1及粘合层2的方法选自但不限于化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光、及湿法剥离中的至少一种。例如，若所述粘合层2采用UV胶带，则可首先采用紫外光照射使所述UV胶带粘性降低，然后通过撕离的方式使所述载体1及所述粘合层2脱离所述第一塑封层10、芯片3及互连结构4，相对于减薄工艺，如研磨、腐蚀等来说，这种分离方法更为简单，易于操作，可以大大降低工艺成本。
再请参阅图17～图18，执行步骤S5：在所述第一塑封层10上表面形成第一介质层11、下表面形成第二介质层12，并基于所述第一介质层11对所述第一半导体芯片3及所述互连结构4形成第一再分布引线层15。
具体的，所述第一介质层11与第二介质层12可采用相同或不同的材料，优选采用低K或超低K材料，包括但不限于氧化硅、磷硅玻璃、硅氧碳化合物、聚酰亚胺、苯并环丁烯、聚苯并恶唑等。根据材料的不同，可选用旋涂、热化学气相沉积、等离子增强化学气相沉积等方法形成所述第一介质层11与第二介质层12。
具体的，形成所述第一再分布引线层15的方法包括但不限于物理气相沉积法、化学气相沉积法、电镀及化学镀中的至少一种；所述第一再分布引线层15可以为单层或多层，其材料选自但不限于Al、Cu、Sn、Ni、Au及Ag中的至少一种。
作为示例，形成所述第一再分布引线层15包括如下步骤：如图17所示，首先在所述第一介质层11中形成若干与所述导电柱所对应的第二通孔13；如图18所示，然后在所述第二通孔13中填充金属构成导电栓塞，并在所述第一介质层11表面形成金属线路，所述导电栓塞与所述金属线路构成所述第一再分布引线层15。
所述导电栓塞与所述金属线路可分别形成，也可一起形成。作为示例，首先通过沉积、电镀等工艺在所述第二通孔13内填充金属导体，形成所述导电栓塞；然后利用光刻技术在所述第一介质层上通过溅射和电镀形成所需的金属线路图案。
具体的，如图17所示，在所述第一介质层11中形成所述第二通孔13时，还可以在所述第二介质层12中形成若干与所述第一半导体芯片3电性引出及所述导电柱所对应的第三通孔14。
形成所述第二通孔13及第三通孔14的方法包括但不限于激光钻孔、机械钻孔、深反应离子刻蚀。若所述第一介质层11与第二介质层12采用光敏材料，还可直接通过曝光、显影得到所述第二通孔13及第三通孔14，从而简化工艺步骤。
然后请参阅图19～图21，执行步骤S6：将第二半导体芯片18正面朝下与所述第一再分布引线层15键合。
具体的，所述第二半导体芯片18正面制作有若干凸块结构19(如图20所示)，键合前，首先形成覆盖所述第一再分布引线层15的第三介质层16(如图19所示)，并在所述第三介质层16中形成若干暴露出部分所述第一再分布引线层15的第一通孔17(如图19所示)，然后将所述凸块结构19与所述第一通孔17对准(如图20所示)，将所述第二半导体芯片18通过所述凸块结构19与所述第一再分布引线层15键合(如图21所示)。
再请参阅图22，执行步骤S7：形成包围所述第二半导体芯片18的第二塑封层20。
形成所述第二塑封层20的方法与形成所述第一塑封层10的方法大致相同，此处不再赘述。需要指出的是，本步骤中，所述第二半导体芯片18的背面可以包覆于所述第二塑封层20内(如图22所示)，也可以暴露于第二塑封层20外(未予图示)，此处不应过分限制本实用新型的保护范围。
此外，所述第二塑封层20可以包覆所述第一塑封层10边缘，以加强封装牢固性，在这种情况下，所述第二介质层12的边缘也被包覆于所述第二塑封层20内(如图22所示)。
本实用新型中，由于各层半导体芯片及互连结构均嵌入塑封层中，可以提高堆叠型封装结构在恶劣的外部环境中的稳定性。
最后请参阅图1，执行步骤S8：基于所述第二介质层12对所述第一半导体芯片3及所述互连结构4形成第二再分布引线层21。形成所述第二再分布引线层21的方法与形成所述第一再分布引线层15的方法大致相同，此处不再赘述。
进一步的，本实用新型的堆叠型芯片封装方法还包括步骤S9：如图1所示，在所述第二再分布引线层21表面形成凸点下金属层22，并在所述凸点下金属层22表面形成焊球凸点23。
具体的，所述步骤S9包括：
步骤S9-1：在所述第二介质层12表面形成覆盖所述第二再分布引线层21的第四介质层25，并在所述第四介质层25中形成若干通孔；
步骤S9-2：基于所述第四介质层24及所述通孔形成所述凸点下金属层22及所述焊球凸点23。
所述凸点下金属层22可以阻止焊球凸点23与集成电路之间的扩散，并实现更低的接触电阻。通常，所述凸点下金属层22可以为单层或多层金属。作为示例，所述凸点下金属层22为Ti/Cu复合层。所述焊球凸点23的材料包括但不限于Ag、Cu等导电金属。
对于多组堆叠型芯片同时封装的情形，最后可通过切割工艺分离各组堆叠型芯片。
综上所述，本实用新型通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现。更重要的是，本实用新型的堆叠型封装结构中，各层半导体芯片及互连结构均嵌入塑封层中，可以提高堆叠型封装结构在恶劣的外部环境中的稳定性。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (9)

1.一种堆叠型芯片封装结构，其特征在于，包括：
第一塑封层；
嵌于所述第一塑封层中的第一半导体芯片及至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；
位于所述第一半导体芯片背面一侧并与所述互连结构电连接的第一再分布引线层；
位于所述第一半导体芯片背面一侧并与所述第一塑封层连接的第二塑封层；
嵌于所述第二塑封层中并与所述第一再分布引线层电连接的第二半导体芯片；
位于所述第一半导体芯片正面一侧并与所述第一半导体芯片及所述互连结构电连接的第二再分布引线层。
2.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述第二半导体芯片正面制作有若干凸块结构；所述第二半导体芯片通过所述凸块结构与所述第一再分布引线层连接。
3.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述第一半导体芯片与所述第二半导体芯片之间形成有第一介质层组，所述第一再分布引线层嵌于所述第一介质层组中。
4.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述第二再分布引线层表面连接有凸点下金属层，所述凸点下金属层表面连接有焊球凸点。
5.根据权利要求4所述的堆叠型芯片封装结构，其特征在于：所述第一半导体芯片正面一侧形成有第二介质层组，所述第二再分布引线层及所述凸点下金属层嵌于所述第二介质层组中。
6.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种。
7.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。
8.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述互连结构中，各导电柱呈点阵排列。
9.根据权利要求1所述的堆叠型芯片封装结构，其特征在于：所述支撑体的介电常数小于或等于3.9。
CN201520749446.4U 2015-09-24 2015-09-24 一种堆叠型芯片封装结构 Active CN205039151U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201520749446.4U CN205039151U (zh) 2015-09-24 2015-09-24 一种堆叠型芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201520749446.4U CN205039151U (zh) 2015-09-24 2015-09-24 一种堆叠型芯片封装结构

Publications (1)

Publication Number Publication Date
CN205039151U true CN205039151U (zh) 2016-02-17

Family

ID=55298025

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520749446.4U Active CN205039151U (zh) 2015-09-24 2015-09-24 一种堆叠型芯片封装结构

Country Status (1)

Country Link
CN (1) CN205039151U (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017049928A1 (zh) * 2015-09-24 2017-03-30 中芯长电半导体（江阴）有限公司 一种芯片封装结构及封装方法
CN108389823A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺
CN109087896A (zh) * 2017-06-13 2018-12-25 矽品精密工业股份有限公司 电子封装件及其制法
CN110233113A (zh) * 2019-06-17 2019-09-13 青岛歌尔微电子研究院有限公司 一种芯片的封装方法
CN112992956A (zh) * 2021-05-17 2021-06-18 甬矽电子(宁波)股份有限公司 芯片封装结构、芯片封装方法和电子设备
WO2022261812A1 (zh) * 2021-06-15 2022-12-22 华为技术有限公司 三维堆叠封装及三维堆叠封装制造方法
EP4325567A1 (en) * 2022-08-19 2024-02-21 INTEL Corporation Device, method, and system to mitigate warpage of a composite chiplet

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017049928A1 (zh) * 2015-09-24 2017-03-30 中芯长电半导体（江阴）有限公司 一种芯片封装结构及封装方法
CN109087896A (zh) * 2017-06-13 2018-12-25 矽品精密工业股份有限公司 电子封装件及其制法
CN109087896B (zh) * 2017-06-13 2020-11-27 矽品精密工业股份有限公司 电子封装件及其制法
CN108389823A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺
CN110233113A (zh) * 2019-06-17 2019-09-13 青岛歌尔微电子研究院有限公司 一种芯片的封装方法
CN112992956A (zh) * 2021-05-17 2021-06-18 甬矽电子(宁波)股份有限公司 芯片封装结构、芯片封装方法和电子设备
WO2022261812A1 (zh) * 2021-06-15 2022-12-22 华为技术有限公司 三维堆叠封装及三维堆叠封装制造方法
EP4325567A1 (en) * 2022-08-19 2024-02-21 INTEL Corporation Device, method, and system to mitigate warpage of a composite chiplet

Similar Documents

Publication Publication Date Title
CN105118823A (zh) 一种堆叠型芯片封装结构及封装方法
CN205039151U (zh) 一种堆叠型芯片封装结构
CN105225965B (zh) 一种扇出型封装结构及其制作方法
CN105140213A (zh) 一种芯片封装结构及封装方法
CN103681607B (zh) 半导体器件及其制作方法
CN105070671A (zh) 一种芯片封装方法
TW201110253A (en) Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structure
CN105161431A (zh) 晶圆级芯片封装方法
CN107507821A (zh) 集成图像传感器芯片及逻辑芯片的封装结构及封装方法
CN105185717A (zh) 晶圆级芯片封装方法
CN104505382A (zh) 一种圆片级扇出PoP封装结构及其制造方法
CN107248509A (zh) Emi防护的芯片封装结构及封装方法
CN107393910A (zh) 扇出型系统级封装结构及其制备方法
CN106684006A (zh) 一种双面扇出型晶圆级封装方法及封装结构
CN107452702A (zh) 半导体芯片的封装结构及封装方法
CN107195551A (zh) 扇出型叠层封装结构及其制备方法
CN107195625A (zh) 双面塑封扇出型系统级叠层封装结构及其制备方法
CN106783644A (zh) 一种双面扇出型晶圆级封装方法及封装结构
CN205069594U (zh) 一种扇出型封装结构
CN205039150U (zh) 一种芯片封装结构
CN105161465A (zh) 晶圆级芯片封装方法
CN107425031A (zh) 背照式cmos传感器的封装结构及封装方法
TW201112387A (en) Multi-chip package and method of forming multi-chip package
CN107611101A (zh) 一种水冷型扇出封装结构及其制作方法
CN206931602U (zh) 双面塑封扇出型系统级叠层封装结构

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Patentee after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: SJ Semiconductor (Jiangyin) Corp.