CN107393910A - 扇出型系统级封装结构及其制备方法 - Google Patents

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Abstract

本发明提供一种扇出型系统级封装结构及其制备方法，包括如下步骤：1）提供一载体；2）于载体的上表面形成重新布线层；3）于重新布线层的上表面形成屏蔽框、半导体芯片及天线控制芯片；4）于所述重新布线层的上表面形成塑封层；5）于对应于天线设置区域的塑封层内及塑封层的上表面形成天线结构；6）于塑封层的上表面及屏蔽框的上表面形成屏蔽盖；7）去除载体，并于重新布线层的下表面形成焊料凸块。本发明的扇出型系统级封装结构即具有半导体芯片本身的功能，又具有通信等功能，具有较高的整体效率；通过设置金属屏蔽框，将半导体芯片置于屏蔽框内并由金属屏蔽盖封盖，可以有效避免天线及天线控制芯片对半导体芯片的电磁干扰。

Description

扇出型系统级封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种扇出型系统级封装结构及其制备方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。目前，扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；在粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合工艺将芯片安装到重新布线层上；采用注塑工艺将芯片塑封于塑封材料层中；去除载体和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊球凸块。然而，上述扇出型晶圆级封装结构中并未设置天线，不具备通信等功能，功能比较单一，整体效率较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型系统级封装结构及其制备方法，用于解决现有的扇出型晶圆级封装结构存在的不具备通信功能，功能比较单一，整体效率较低等问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型系统级封装结构的制备方法，所述扇出型系统级封装结构的制备方法包括如下步骤：
1)提供一载体；
2)于所述载体的上表面形成重新布线层；
3)于所述重新布线层的上表面形成屏蔽框、半导体芯片及天线控制芯片；其中，所述屏蔽框于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；所述半导体芯片位于所述芯片键合区域内的重新布线层的上表面，且与所述重新布线层电连接；所述天线控制芯片位于所述天线设置区域内的重新布线层的上表面，且与所述重新布线层电连接；
4)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；
5)于对应于所述天线设置区域的塑封层内及塑封层的上表面形成天线结构，所述天线结构与所述重新布线层电连接；
6)于所述塑封层的上表面及所述屏蔽框的上表面形成屏蔽盖，所述屏蔽盖完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；
7)去除所述载体，并于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
优选地，步骤1)与步骤2)之间还包括于所述载体的上表面形成剥离层的步骤；步骤2)中，所述重新布线层形成于所述剥离层的上表面。
优选地，步骤2)包括如下步骤：
2-1)于所述载体的上表面形成金属线层；
2-2)于所述载体的上表面形成电介质层，所述电介质将所述金属线层包裹，且所述电介质层的上表面与所述金属线层的上表面相平齐。
优选地，步骤2)包括如下步骤：
2-1)于所述载体的上表面形成第一层金属线层；
2-2)于所述载体的上表面形成电介质层，所述电介质将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；
2-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
优选地，步骤3)中，所述屏蔽框为金属屏蔽框；步骤7)中，所述屏蔽盖为金属屏蔽盖。
优选地，步骤4)中，采用压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺于所述重新布线层的上表面形成所述塑封层。
优选地，步骤5)包括如下步骤：
5-1)于对应于所述天线设置区域的塑封层内形成连接柱，所述连接柱的底部与所述重新布线层电连接；
5-2)于对应于所述天线设置区域的塑封层的上表面形成天线，所述天线经由所述连接柱与所述重新布线层电连接。
优选地，步骤7)中于所述重新布线层的下表面形成焊料凸块包括如下步骤：
7-1)于所述重新布线层的下表面形成金属柱；
7-2)于所述金属柱的下表面形成焊球。
本发明还提供一种扇出型系统级封装结构，所述扇出型系统级封装结构包括：
重新布线层；
屏蔽框，位于所述重新布线层的上表面，于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；
半导体芯片，键合于对应于所述芯片键合区域的重新布线层的上表面，且与所述重新布线层电连接；
天线控制芯片，键合于对应于所述天线设置区域的重新布线层的上表面，且与所述重新布线层电连接；
塑封层，填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；
天线结构，位于对应于所述天线设置区域的塑封层内及塑封层的上表面；
屏蔽盖，位于所述塑封层的上表面及所述屏蔽框的上表面，且完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；
焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
优选地，所述重新布线层包括：
电介质层；
金属线层，位于所述电介质层内，且所述金属线层的上表面与所述电介质层的上表面相平齐，所述金属线层的下表面与所述电介质层的下表面相平齐。
优选地，所述重新布线层包括：
电介质层；
金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻两层所述金属线层之间，以将相邻两层所述金属线层电连接。
优选地，所述屏蔽框为金属屏蔽框，所述屏蔽盖为金属屏蔽盖。
优选地，所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
优选地，所述天线结构包括：
连接柱，位于对应于所述天线设置区域的塑封层内，所述连接柱的底部与所述重新布线层电连接；
天线，位于于对应于所述天线设置区域的塑封层的上表面，所述天线经由所述连接柱与所述重新布线层电连接。
优选地，所述焊球凸块包括：
金属柱，位于所述重新布线层的下表面，且与所述重新布线层电连接；
焊球，位于所述金属柱的下表面。
优选地，所述焊球凸块为焊球。
如上所述，本发明的扇出型系统级封装结构及其制备方法，具有以下有益效果：
本发明的扇出型系统级封装结构同时封装有不同功能的天线、天线控制芯片及半导体芯片，所述扇出型系统级封装结构即具有半导体芯片本身的功能，又可以通过天线及天线控制芯片具有通信等功能，可以提高扇出型系统级封装结构的整体效率；
通过设置金属屏蔽框，将半导体芯片置于屏蔽框内并由金属屏蔽盖封盖，可以有效避免天线及天线控制芯片对半导体芯片的电磁干扰。
附图说明
图1显示为本发明实施例一中提供的扇出型系统级封装结构的制备方法的流程图。
图2至图18显示为本发明实施例一中提供的扇出型系统级封装结构的制备方法的中的各步骤对应的结构示意图；其中，图6为沿图7中AA’方向的截面结构示意图，图8为沿图中BB’方向的截面结构示意图；图14为沿图15中BB’方向的截面结构示意图，图16为沿图15中AA’方向的截面结构示意图。
元件标号说明
1 载体
11 剥离层
2 重新布线层
21 金属线层
22 电介质层
3 屏蔽框
31 芯片键合区域
32 天线设置区域
4 半导体芯片
41 焊料微凸块
5 天线控制芯片
6 塑封层
61 开口
7 天线结构
71 天线
72 连接柱
8 屏蔽盖
9 焊料凸块
91 金属柱
92 焊球
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本实施例提供一种扇出型系统级封装结构的制备方法，所述扇出型系统级封装结构的制备方法包括：
1)提供一载体；
2)于所述载体的上表面形成重新布线层；
3)于所述重新布线层的上表面形成屏蔽框、半导体芯片及天线控制芯片；其中，所述屏蔽框于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；所述半导体芯片位于所述芯片键合区域内的重新布线层的上表面，且与所述重新布线层电连接；所述天线控制芯片位于所述天线设置区域内的重新布线层的上表面，且与所述重新布线层电连接；
4)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；
5)于对应于所述天线设置区域的塑封层内及塑封层的上表面形成天线结构，所述天线结构与所述重新布线层电连接；
6)于所述塑封层的上表面及所述屏蔽框的上表面形成屏蔽盖，所述屏蔽盖完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；
7)去除所述载体，并于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一载体1。
作为示例，所述载体1的材料可以包括硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状；本实施例通过所述载体1来防止后续制备过程中芯片结构3发生破裂、翘曲、断裂等问题。
作为示例，如图3所示，提供所述载体1之后，还包括于所述载体1的上表面形成剥离层11的步骤。
作为示例，所述剥离层11在后续工艺中作为后续形成的所述重新布线层2及位于所述重新布线层2上的其他结构与所述载体1之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与重新布线层2具有一定的结合力，以保证所述重新布线层2在后续工艺中不会产生移动等情况，另外，其与所述载体1亦具有较强的结合力，一般来说，其与所述载体1的结合力需要大于与所述重新布线层2的结合力。作为示例，所述剥离层11的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用UV胶带，其在UV光照射后很容易被撕离。在其它实施方式中，所述剥离层11也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。在后续分离所述载体1时，可采用湿法腐蚀、化学机械研磨、撕除等方法去除所述剥离层11。
请参阅图1中的S2步骤及图4，于所述载体1的上表面形成重新布线层2。
在一示例中，所述重新布线层2内包括一层金属线层21及一层电介质层22，于所述载体1的上表面形成所述重新布线层2包括如下步骤：
2-1)于所述剥离层11的上表面形成所述电介质层22，通过光刻及刻蚀工艺于所述电介质层22内形成沟槽，所述沟槽定义成所述金属线层21的形状；
2-2)于所述沟槽内形成所述金属线层21。
在另一示例中，所述重新布线层2包括至少两层金属线层21及至少一层电介质层22，于所述载体1的上表面形成所述重新布线层2包括如下步骤：
2-1)于所述剥离层11的上表面形成第一层金属线层21；
2-2)于所述剥离层11的上表面形成一层覆盖第一层所述金属线层21的电介质层22；
2-3)于所述电介质层22内形成与第一层所述金属线层21电连接的其他层金属线层21，相邻两层所述金属线层21之间经由金属插塞(未示出)电连接。
作为示例，上述示例中，所述金属线层21的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用PVD、CVD、溅射、电镀或化学镀等工艺形成所述金属线层21。所述电介质层22的材料可以为低k介电材料；具体的，所述电介质层22可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子体增强CVD等工艺形成所述电介质层22。
作为示例，上述示例中，位于顶层的所述金属线层21的上表面可以暴露于所述电介质层22的上表面之外，即位于顶层的所述金属线层21的上表面可以与所述电介质层22的上表面相平齐，也可以突出于所述电介质层22的上表面的上方。当然，在其他示例中，位于顶层的所述金属线层21的上表面也可以低于所述电介质层22的上表面，即位于顶层的所述金属线层21位于所述电介质层22的内部。
作为示例，上述示例中，位于底层的所述金属线层21的下表面可以暴露于所述电介质层22的下表面之外，即位于底层的所述金属线层21的下表面可以与所述电介质层22的下表面相平齐，也可以突出于所述电介质层22的下表面的下方。当然，在其他示例中，位于底层的所述金属线层21的下表面也可以高于所述电介质层22的下表面，即位于底层的所述金属线层21位于所述电介质层22的内部。
在步骤3)中，请参阅图1中的S3步骤及图5至图8，于所述重新布线层2的上表面形成屏蔽框3、半导体芯片4及天线控制芯片5；其中，所述屏蔽框3于所述重新布线层2的上表面分割形成天线设置区域32及若干个芯片键合区域31；所述半导体芯片4位于所述芯片键合区域31内的重新布线层2的上表面，且与所述重新布线层2电连接；所述天线控制芯片5位于所述天线设置区域32内的重新布线层2的上表面，且与所述重新布线层2电连接。
在一示例中，于所述重新布线层2的上表面形成屏蔽框3、半导体芯片4及天线控制芯片5可以包括如下步骤：
3-1)于所述重新布线层2的上表面形成所述屏蔽层3，所述屏蔽层3于所述重新布线层2的上表面分割形成天线设置区域32及若干个芯片键合区域31；
3-2)于位于所述芯片键合区域31内的重新布线层2的上表面形成所述半导体芯片4，并于位于所述天线设置区域32内的重新布线层2的上表面形成所述天线控制芯片5。
在另一示例中，于所述重新布线层2的上表面形成屏蔽框3、半导体芯片4及天线控制芯片5还可以为包括如下步骤：
3-1)于所述重新布线层2的上表面形成所述半导体芯片4及所述天线控制芯片5，如图5所示；
3-2)于所述重新布线层2的上表面形成所述屏蔽层3，所述屏蔽层3于所述重新布线层2的上表面分割形成天线设置区域32及若干个芯片键合区域31；所述半导体芯片4位于所述芯片键合区域31内的重新布线层2的上表面，且与所述重新布线层2电连接；所述天线控制芯片5位于所述天线设置区域32内的重新布线层2的上表面，且与所述重新布线层2电连接，如图6至图8所示，其中，图6为图7沿AA’方向的截面结构示意图，图8为图7沿BB’方向的截面结构示意图。
作为示例，所述芯片键合区域31的数量可以根据实际需要进行设定，譬如，所述芯片键合区域31的数量可以为一个、两个、三个、甚至更多个；图7中以所述芯片键合区域31的数量为两个作为示例，但实际示例中并不以此为限。
作为示例，可以通过键合追踪法(bond-on-trace)将所述半导体芯片4及所述天线控制芯片5键合于所述重新布线层2的上表面；所述键合追踪法为本领域人员所述，此处不再累述。当然，也可以采用其他任意一种键合方法将所述半导体芯片4及所述天线控制芯片5键合于所述重新布线层2的上表面。
作为示例，所述半导体芯片4及所述天线控制芯片5可以经由焊料微凸块41键合于所述重新布线层2的上表面；所述焊料微凸块41的材料可以为铜、镍、锡和银中的至少一种。
作为示例，所述半导体芯片4的数量可以根据实际需要进行设定，优选地，所述半导体芯片4的数量与所述芯片键合区域31的数量相同，以确保一个所述芯片键合区域31内放置一个所述半导体芯片4。当然，在其他示例中，所述半导体芯片4的数量还可以大于所述芯片键合区域31的数量，其中部分所述芯片键合区域31内可以放置至少两个所述半导体芯片4。
作为示例，所述半导体芯片4可以为不同功能类型的半导体芯片。
作为示例，所述半导体芯片4与所述天线控制芯片5均倒装于所述重新布线层2的上表面，以确保所述半导体芯片4的内部结构及所述天线控制芯片5的内部结构与所述重新布线层2电连接。
作为示例，所述屏蔽框3可以为任意一种金属屏蔽框，即所述屏蔽框3的材料可以为任意一种金属。可以首先形成所述屏蔽框3，然后将所述屏蔽框3拾取并放置于所述重新布线层2的上表面，并通过焊接或粘结的方式将所述屏蔽框3固定于重新布线层2的上表面。
需要说明的是，上述及后续所述的“与所述重新布线层2电连接”均指与所述重新布线层2内的金属线层21电连接。
在步骤4)中，请参阅图1中的S4步骤及图9至图10，于所述重新布线层2的上表面形成塑封层6，所述塑封层6填满所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5之间的间隙，并将所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5塑封；所述屏蔽框3的上表面与所述塑封层6的上表面相平齐。
作为示例，可以采用压缩成型工艺、转移成型工艺、液体密封成型工艺、模塑底部填充工艺、毛细底部填充工艺、真空层压工艺或旋涂工艺于所述重新布线层2的上表面形成所述塑封层6。优选地，本实施例中，采用模塑底部填充工艺于所述重新布线层2的上表面形成所述塑封层6，这样塑封材料可以顺畅而迅速地填充于所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5之间的间隙，可以有效地避免出现界面分层，且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述塑封层6的材料可以为但不仅限于所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
在一示例中，先于所述重新布线层2的上表面形成塑封层6，所述塑封层6将所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5完全封裹塑封，即所述塑封层6的上表面高于所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5的上表面，如图9所示；然后再采用化学机械研磨等工艺去除部分所述塑封层6，使得所述塑封层6的上表面与所述屏蔽框3的上表面相平齐，如图10所示。
在另一示例中，可以依据所述屏蔽框3的高度形成塑封层6，使得形成的所述塑封层6的高度刚好与所述屏蔽层3的高度相同，即所述塑封层6的上表面与所述屏蔽层3的上表面相平齐。这样就可以省去对所述塑封层6进行研磨的工艺，从而节约了工艺步骤。
在步骤5)中，请参阅图1中的S5步骤及图11至图13，于对应于所述天线设置区域32的塑封层6内及塑封层6的上表面形成天线结构7，所述天线结构7与所述重新布线层2电连接。
作为示例，于对应于所述天线设置区域32的塑封层6内及塑封层6的上表面形成天线结构7包括如下步骤：
5-1)于对应于所述天线设置区域32的塑封层6内形成连接柱72，所述连接柱72的底部与所述重新布线层2电连接；具体的，先于对应于所述天线设置区域32的塑封层6内形成上下贯通所述塑封层6的开口61，如图11所示；然后于所述开口61内填充金属或金属导电胶形成所述连接柱72，如图12所示；
5-2)于对应于所述天线设置区域32的塑封层6的上表面形成天线71，所述天线71经由所述连接柱72与所述重新布线层2电连接，如图13所示；具体的，可以先在对应于所述天线设置区域32的塑封层6的上表面采用PVD、CVD、溅射、电镀或化学镀等工艺形成金属层；然后通过光刻刻蚀工艺刻蚀所述金属层以形成所述天线71；所述天线71的材料可以根据实际需要进行设定，可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。
在步骤6)中，请参阅图1中的S6步骤及图14至图16，于所述塑封层6的上表面及所述屏蔽框3的上表面形成屏蔽盖8，所述屏蔽盖8完全覆盖所述芯片键合区域31，以将所述半导体芯片4封盖于所述屏蔽框3内。通过设置所述屏蔽框3及所述屏蔽盖8，将所述半导体芯片4置于所述屏蔽框3内并由所述屏蔽盖8封盖，可以有效避免所述天线71及所述天线控制芯片5对所述半导体芯片4的电磁干扰，可以保证所述扇出型系统级封装结构的性能。
作为示例，可以采用PVD、CVD、溅射、电镀或化学镀等工艺在所述塑封层6的上表面形成屏蔽盖8，所述屏蔽盖8的材料可以为任意一种金属或金属合金，譬如铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。
需要说明的是，当所述屏蔽盖8的材料与所述天线71的材料相同时，可以同时形成所述天线71及所述屏蔽盖8，具体为：先在所述塑封层6的上表面形成金属层，所述金属层覆盖所述芯片键合区域31及所述天线设置区域32；然后采用光刻刻蚀工艺刻蚀位于对应于所述天线设置区域32的塑封层6上表面的金属层以得到所述天线71，保留的位于对应于所述芯片键合区域31的塑封层6上表面的金属层即为所述屏蔽盖8。
在步骤7)中，请参阅图1中的S7步骤及图17至图18，去除所述载体1，并于所述重新布线层2的下表面形成焊料凸块9，所述焊料凸块9与所述重新布线层2电连接。
作为示例，可以采用研磨工艺、减薄工艺等进行去除所述载体1及所述剥离层11。优选地，本实施例中，采用撕掉所述剥离层11的方式以去除所述载体1。
在一示例中，于所述重新布线层2的下表面形成焊料凸块9包括如下步骤：
7-1)于所述重新布线层2的下表面形成金属柱91；
7-2)于所述金属柱91的下表面形成焊球92。
作为示例，所述金属柱91的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱91。所述焊球92的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球92。
在另一示例中，所述焊料凸块9即为以焊球，可以通过植球回流工艺直接形成焊球作为所述焊料凸块9。
实施例二
请继续参阅图18，本实施例提供一种扇出型系统级封装结构，所述扇出型系统级封装结构由实施例一中所述的扇出型系统级封装结构的制备方法制备而得到，所述扇出型系统级封装结构包括：重新布线层2；屏蔽框3，所述屏蔽框3位于所述重新布线层2的上表面，并于所述重新布线层2的上表面分割形成天线设置区域32及若干个芯片键合区域31；半导体芯片4，所述半导体芯片4键合于对应于所述芯片键合区域31的重新布线层2的上表面，且与所述重新布线层2电连接；天线控制芯片5，所述天线控制芯片5键合于对应于所述天线设置区域32的重新布线层2的上表面，且与所述重新布线层2电连接；塑封层6，所述塑封层6填满所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5之间的间隙，并将所述屏蔽框3、所述半导体芯片4及所述天线控制芯片5塑封；所述屏蔽框3的上表面与所述塑封层6的上表面相平齐；天线结构7，所述天线结构7位于对应于所述天线设置区域32的塑封层6内及塑封层6的上表面；屏蔽盖8，所述屏蔽盖8位于所述塑封层6的上表面及所述屏蔽框3的上表面，且所述屏蔽盖8完全覆盖所述芯片键合区域31，以将所述半导体芯片4封盖于所述屏蔽框3内；焊料凸块9，所述焊料凸块9位于所述重新布线层2的下表面，且与所述重新布线层2电连接。
在一示例中，所述重新布线层2包括：电介质层22；金属线层21，所述金属线层21位于所述电介质层22内，且所述金属线层21的上表面与所述电介质层22的上表面相平齐，所述金属线层21的下表面与所述电介质层22的下表面相平齐。当然，在其他示例中，所述金属线层21还可以完全位于所述电介质层22内。
在另一示例中，所述重新布线层2包括：电介质层22；金属叠层结构，所述金属叠层结构位于所述电介质层22内；所述金属叠层结构包括多层间隔排布的金属线层21及金属插塞，所述金属插塞位于相邻两层所述金属线层21之间，以将相邻两层所述金属线层21电连接。
需要说明的是，上述及后续所述的“与所述重新布线层2电连接”均指与所述重新布线层2内的金属线层21电连接。
作为示例，上述示例中，所述金属线层21的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用PVD、CVD、溅射、电镀或化学镀等工艺形成所述金属线层21。所述电介质层22的材料可以为低k介电材料；具体的，所述电介质层22可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子体增强CVD等工艺形成所述电介质层22。
作为示例，所述芯片键合区域31的数量可以根据实际需要进行设定，譬如，所述芯片键合区域31的数量可以为一个、两个、三个、甚至更多个。
作为示例，所述半导体芯片4及所述天线控制芯片5可以经由焊料微凸块41键合于所述重新布线层2的上表面；所述焊料微凸块41的材料可以为铜、镍、锡和银中的至少一种。
作为示例，所述半导体芯片4的数量可以根据实际需要进行设定，优选地，所述半导体芯片4的数量与所述芯片键合区域31的数量相同，以确保一个所述芯片键合区域31内放置一个所述半导体芯片4。当然，在其他示例中，所述半导体芯片4的数量还可以大于所述芯片键合区域31的数量，其中部分所述芯片键合区域31内可以放置至少两个所述半导体芯片4。
作为示例，所述半导体芯片4可以为不同功能类型的半导体芯片。
作为示例，所述屏蔽框3可以为任意一种金属屏蔽框，即所述屏蔽框3的材料可以为任意一种金属。
作为示例，所述塑封层6包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
作为示例，所述天线结构7包括：连接柱72，所述连接柱2位于对应于所述天线设置区域32的塑封层6内，所述连接柱72的底部与所述重新布线层2电连接；天线71，所述天线71位于于对应于所述天线设置区域32的塑封层6的上表面，所述天线71经由所述连接柱72与所述重新布线层2电连接。
作为示例，所述天线71的材料可以根据实际需要进行设定，可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。
作为示例，可以采用PVD、CVD、溅射、电镀或化学镀等工艺在所述塑封层6的上表面形成屏蔽盖8，所述屏蔽盖8的材料可以为任意一种金属或金属合金，譬如铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。
在一示例中，所述焊球凸块9包括：金属柱91，所述金属柱91位于所述重新布线层2的下表面，且与所述重新布线层2电连接；焊球92，所述焊球92位于所述金属柱91的下表面。所述金属柱91的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱91。所述焊球92的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球92。
在另一示例中，所述焊球凸块9为焊球。
综上所述，本发明的扇出型系统级封装结构及其制备方法，所述扇出型系统级封装结构的制备方法包括如下步骤：1)提供一载体；2)于所述载体的上表面形成重新布线层；3)于所述重新布线层的上表面形成屏蔽框、半导体芯片及天线控制芯片；其中，所述屏蔽框于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；所述半导体芯片位于所述芯片键合区域内的重新布线层的上表面，且与所述重新布线层电连接；所述天线控制芯片位于所述天线设置区域内的重新布线层的上表面，且与所述重新布线层电连接；4)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；5)于对应于所述天线设置区域的塑封层内及塑封层的上表面形成天线结构，所述天线结构与所述重新布线层电连接；6)于所述塑封层的上表面及所述屏蔽框的上表面形成屏蔽盖，所述屏蔽盖完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；7)去除所述载体，并于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。本发明的扇出型系统级封装结构同时封装有不同功能的天线、天线控制芯片及半导体芯片，所述扇出型系统级封装结构即具有半导体芯片本身的功能，又可以通过天线及天线控制芯片具有通信等功能，可以提高扇出型系统级封装结构的整体效率；通过设置金属屏蔽框，将半导体芯片置于屏蔽框内并由金属屏蔽盖封盖，可以有效避免天线及天线控制芯片对半导体芯片的电磁干扰。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种扇出型系统级封装结构的制备方法，其特征在于，所述扇出型系统级封装结构的制备方法包括如下步骤：
1)提供一载体；
2)于所述载体的上表面形成重新布线层；
3)于所述重新布线层的上表面形成屏蔽框、半导体芯片及天线控制芯片；其中，所述屏蔽框于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；所述半导体芯片位于所述芯片键合区域内的重新布线层的上表面，且与所述重新布线层电连接；所述天线控制芯片位于所述天线设置区域内的重新布线层的上表面，且与所述重新布线层电连接；
4)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；
5)于对应于所述天线设置区域的塑封层内及塑封层的上表面形成天线结构，所述天线结构与所述重新布线层电连接；
6)于所述塑封层的上表面及所述屏蔽框的上表面形成屏蔽盖，所述屏蔽盖完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；
7)去除所述载体，并于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
2.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤1)与步骤2)之间还包括于所述载体的上表面形成剥离层的步骤；步骤2)中，所述重新布线层形成于所述剥离层的上表面。
3.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤2)包括如下步骤：
2-1)于所述载体的上表面形成金属线层；
2-2)于所述载体的上表面形成电介质层，所述电介质将所述金属线层包裹，且所述电介质层的上表面与所述金属线层的上表面相平齐。
4.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤2)包括如下步骤：
2-1)于所述载体的上表面形成第一层金属线层；
2-2)于所述载体的上表面形成电介质层，所述电介质将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；
2-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
5.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤3)中，所述屏蔽框为金属屏蔽框；步骤7)中，所述屏蔽盖为金属屏蔽盖。
6.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤4)中，采用压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺于所述重新布线层的上表面形成所述塑封层。
7.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤5)包括如下步骤：
5-1)于对应于所述天线设置区域的塑封层内形成连接柱，所述连接柱的底部与所述重新布线层电连接；
5-2)于对应于所述天线设置区域的塑封层的上表面形成天线，所述天线经由所述连接柱与所述重新布线层电连接。
8.根据权利要求1所述的扇出型系统级封装结构的制备方法，其特征在于，步骤7)中于所述重新布线层的下表面形成焊料凸块包括如下步骤：
7-1)于所述重新布线层的下表面形成金属柱；
7-2)于所述金属柱的下表面形成焊球。
9.一种扇出型系统级封装结构，其特征在于，所述扇出型系统级封装结构包括：
重新布线层；
屏蔽框，位于所述重新布线层的上表面，于所述重新布线层的上表面分割形成天线设置区域及若干个芯片键合区域；
半导体芯片，键合于对应于所述芯片键合区域的重新布线层的上表面，且与所述重新布线层电连接；
天线控制芯片，键合于对应于所述天线设置区域的重新布线层的上表面，且与所述重新布线层电连接；
塑封层，填满所述屏蔽框、所述半导体芯片及所述天线控制芯片之间的间隙，并将所述屏蔽框、所述半导体芯片及所述天线控制芯片塑封；所述屏蔽框的上表面与所述塑封层的上表面相平齐；
天线结构，位于对应于所述天线设置区域的塑封层内及塑封层的上表面；
屏蔽盖，位于所述塑封层的上表面及所述屏蔽框的上表面，且完全覆盖所述芯片键合区域，以将所述半导体芯片封盖于所述屏蔽框内；
焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
10.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述重新布线层包括：
电介质层；
金属线层，位于所述电介质层内，且所述金属线层的上表面与所述电介质层的上表面相平齐，所述金属线层的下表面与所述电介质层的下表面相平齐。
11.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述重新布线层包括：
电介质层；
金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻两层所述金属线层之间，以将相邻两层所述金属线层电连接。
12.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述屏蔽框为金属屏蔽框，所述屏蔽盖为金属屏蔽盖。
13.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
14.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述天线结构包括：
连接柱，位于对应于所述天线设置区域的塑封层内，所述连接柱的底部与所述重新布线层电连接；
天线，位于于对应于所述天线设置区域的塑封层的上表面，所述天线经由所述连接柱与所述重新布线层电连接。
15.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述焊球凸块包括：
金属柱，位于所述重新布线层的下表面，且与所述重新布线层电连接；
焊球，位于所述金属柱的下表面。
16.根据权利要求9所述的扇出型系统级封装结构，其特征在于，所述焊球凸块为焊球。
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