CN112259466A - 一种重新布线层的制备方法 - Google Patents

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Abstract

本发明提供一种重新布线层的制备方法,所述方法至少包括以下步骤:1)提供一基板,所述基板上表面具有一粘结层;2)于所述粘结层上表面,依次沉积扩散阻挡层和种子层;3)通过涂胶、曝光、显影工艺,于所述种子层的上表面形成图形化的光刻胶层;4)于未被所述光刻胶层覆盖的种子层上表面形成金属线层;5)去除所述光刻胶层6)湿法刻蚀,去除未被所述金属线层覆盖的所述种子层;7)干法刻蚀,去除未被所述种子层覆盖的扩散阻挡层。采用干法刻蚀去除扩散阻挡层,消除了湿法刻蚀的侧蚀现象,并避免了细间距重新布线层的剥离,提高了细间距重新布线层的制备良率。

Description

一种重新布线层的制备方法
技术领域
本发明涉及半导体技术封装领域,尤其涉及一种重新布线层制备方法。
背景技术
随着电子产品多功能化和小型化的潮流,高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展,尤其是智能手机、掌上电脑、超级本等产品的发展,芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。扇出型晶圆级封装技术的出现,为技术的提升提供了更广阔的发展前景。
对于高I/O(输入/输出)芯片封装结构而言,需要多层重新布线获得高密度的中介板。然而,在有限的外形形状及封装尺寸下,重新布线层中金属线的线宽及线间距越小意味着可以得到越多的供电轨道。在现有工艺中,刻蚀是形成重新布线层最重要的工序之一,刻蚀分为干法刻蚀和湿法刻蚀,而且湿法刻蚀是最主要的方法,但是湿法刻蚀具有各向同性,对于Ti/Cu种子层的刻蚀来说,湿法刻蚀Ti种子层后,会出现侧蚀现象,如图1所示,图2是图1中所圈部分的局部放大图。由图1和图2可以看出,湿法刻蚀会侧蚀到金属线,从而导致金属线与基板的接触面积减少,容易引起金属线的剥离而导致器件失效。
因此,在重新布线层的制备过程中,如何解决湿法刻蚀导致的细间距重新布线层易剥离问题是本领域技术人员亟待解决的。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提出重新布线层的制备方法,用于解决湿法刻蚀制备的细间距重新布线层易剥离的问题。
为实现上述目的及其他相关目的,本发明提供一种重新布线层的制备方法,所述方法至少包括以下步骤:
1)提供一基板,所述基板上表面具有一粘结层;
2)于所述粘结层上表面,依次沉积扩散阻挡层和种子层;
3)通过涂胶、曝光、显影工艺,于所述种子层的上表面形成图形化的光刻胶层;
4)于未被所述光刻胶层覆盖的所述种子层上表面形成金属线层;
5)去除所述光刻胶层;
6)湿法刻蚀,去除未被所述金属线层覆盖的所述种子层;
7)干法刻蚀,去除未被所述种子层覆盖的所述扩散阻挡层。
可选地,所述扩散阻挡层的材料包括Ti、TiN、Ta、TaN\Ta、TiW、Cr中的一种或多种。
可选地,所述种子层的材料包括铜、铜合金、铝或铝合金。
可选地,所述金属线层的材料为铜、铜合金、铝或铝合金。
可选地,所述基板的材料包括玻璃、陶瓷或半导体材料。
可选地,所述金属线层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
可选地,所述种子层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
可选地,所述扩散阻挡层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
可选地,所述干法刻蚀的工艺参数包括:工艺气体包括Cl2、BCl3和N2,源射频功率为500W~1500W,偏置射频功率为100W~200W,工艺时间为40s~80s。
可选地,所述图形化光刻胶层的厚度大于等于所述金属线层的厚度。
如上所述,本发明在重新布线层的制备过程中,通过采用干法刻蚀去除扩散阻挡层,消除了湿法刻蚀的侧蚀现象,并避免了细间距重新布线层的剥离,提高了细间距重新布线层的制备良率,最终提高了器件的性能。
附图说明
图1显示为现有技术中刻蚀Ti阻挡层后的侧蚀现象。
图2显示为图1所圈部分的局部放大图。
图3显示为重新布线层的制备流程图。
图4显示为实施例中提供一具有粘结层的基板的示意图
图5显示为实施例中依次沉积扩散阻挡层和种子层的示意图。
图6显示为实施例中形成图形化光刻胶层的示意图。
图7显示为实施例中形成金属线层的示意图。
图8显示为实施例中去除光刻胶层的示意图。
图9显示为实施例中湿法刻蚀去除种子层的示意图。
图10显示为实施例中干法刻蚀去除扩散阻挡层的示意图。
元件标号说明
10 基板
11 粘结层
12 扩散阻挡层
13 种子层
14 光刻胶层
15 金属线层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图10。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
如图3~10所示,本实施例提供一种重新布线层的制备方法。
请参阅图3,所述半导体封装结构的制备方法包括如下步骤:
1)提供一基板,所述基板具有一粘结层;
2)于所述粘结层上表面,依次沉积扩散阻挡层和种子层;
3)通过涂胶、曝光、显影工艺,于所述种子层的表面形成图形化的光刻胶层;
4)于未被所述光刻胶层覆盖的种子层上表面形成金属线层;
5)去除所述光刻胶层;
6)湿法刻蚀,去除未被所述金属线层覆盖的所述种子层;
7)干法刻蚀,去除未被所述种子层覆盖的扩散阻挡层。
下面结合附图进一步详细说明本实施例的技术方案。
如图4所示,进行步骤1),提供一基板10,基板之上具有一粘结层11。
基板10的材料可以为玻璃、陶瓷或半导体材料,为重新布线层的制备提供支撑。
所述粘结层11在后续工艺中作为重新布线层和载体之间的分离层,其最好选用具有光洁表面的黏合材料制成,其必须与基板有一定的结合力,以保证所述基板在的工艺中不会移动,而且也要保证其余所述重现布线层有一定的结合力。作为示例,所述粘结层的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等,所述胶带优选采用UV胶带,其在UV光照射下很容易被撕离,便于基板的去除。在其他实施方式中,所述粘和层也可以选用物理气相沉积法或化学气相沉积法制得的其他材料层,如环氧树脂、硅橡胶、聚酰亚胺等。在后续分离基板时,可采用湿法腐蚀、化学机械研磨等方法去除所述粘结层11。
如图5所示,进行步骤2),依次于粘结层11上沉积扩散阻挡层12和种子层13。
沉积种子层的原因在于本发明中采用电化学法或电镀法制备器件的重新布线层,电镀形成的关键是,通过表面的金属层产生电流使金属沉积,而粘结层一般是不导电的,所以不能进行重新布线层的电镀,因此需要在不导电的粘结层表面再形成一层金属层,以作为电镀的种子层。一般的,选用铜或铜合金作为电镀的种子层,而由于铜在硅基底或低介电常数介质中具有很高的扩散系数,所以,为了避免铜的扩散,在制备铜种子层之前沉积一层阻挡层,制备阻挡层的作用在于扩散阻挡层可阻止铜向基底扩散,以及增加铜层的粘附力。
扩散阻挡层12的材料可以为Ti、TiN、Ta、TaN\Ta、TiW、Cr中的一种或多种。
种子层13的材料可以为铜、铜合金、铝或铝合金中的一种。
在本实施例中,选用Ti作为扩散阻挡层12,铜作为种子层13。
如图6所示,进行步骤3),通过涂胶、曝光、显影,于种子层13的上表面形成图形化的光刻胶层14。
形成光刻胶层14的具体步骤为:将光刻胶均匀涂布于种子层13表面,然后将覆盖有光刻胶的基板从涂胶机上转移至烘箱中进行涂胶后烘,以蒸发光刻胶中的水分,固定光刻胶。将紫外光透过光罩板上的图形照射到涂有光刻胶的基板表面,受紫外光照射后光刻胶变形,光刻胶被显影液腐蚀,经过清洗后,留下和光罩板上一致或互补的图形,从而形成了图形化的光刻胶层14。
如图7所示,进行步骤4),于未被光刻胶层14覆盖的种子层13的上表面形成金属线层15。
金属线层15的厚度优选的要小于或等于光刻胶层14的厚度,这样,可以精确控制金属线层15的线宽。
金属线层15的材料包括铜、铜合金或铝、铝合金中的任意一种。可以采用物理气相沉积、化学气相沉积、磁控溅射或电镀、化学镀等工艺形成金属线层。由于电镀法简单、镀膜速率快,在实际应用中,一般都采用电镀法。在本实施例中,选用铜作为金属线层15。
如图8所示,进行步骤5),去除光刻胶层14。
在实际生产中,一般采用高于200℃的工艺温度,在氧、氟混合工艺气体进行灰化处理,以去除光刻胶层14。
如图9所示,进行步骤6),采用湿法刻蚀工艺去除未被金属线层15覆盖的种子层13。
在本实施例中,采用湿法刻蚀工艺去除没有被金属线层15覆盖的种子层13。湿法刻蚀因刻蚀速率快、成本低而成为常用的刻蚀手段。本实施例中湿法刻蚀的工艺参数包括:硝酸1%~2%体积比,磷酸75%~85%体积比,醋酸5%~10%体积比,水10%~20%体积比,工艺温度25℃~50℃,导电金属层刻蚀速率为3000A/min。
如图10所示,进行步骤7),采用干法刻蚀工艺去除未被种子层13覆盖的扩散阻挡层12,刻蚀停止在所述粘结层表面。
湿法刻蚀是通过化学刻蚀液和被刻蚀物质之间的化学反应将刻蚀物质剥离下来的刻蚀方法,大多数湿法刻蚀是不容易控制的各向同性刻蚀,刻蚀图形保真不理想,而干法刻蚀的刻蚀剂是等离体,是利用等离子体和表面薄膜反应,形成挥发性物质,或直接轰击薄膜表面使之被腐蚀的工艺,能够实现各向异性,从而保证细小图形转移后的保真性。所以,在本实施例中,选用干法刻蚀去除扩散阻挡层,以避免湿法刻蚀的侧蚀现象对重新布线层的制备造成的不良影响。
在本实施例中,采用正交实验法获得了比较适于干法刻蚀的扩散阻挡层的工艺参数,包括:工艺气体包括Cl2、BCl3和N2,源射频功率为500W~1500W,偏置射频功率为100W~200W,工艺时间为40s~80s。
经过上述工艺,最终形成了细间距的重新布线层。通过湿法刻蚀工艺去除金属种子层、干法刻蚀工艺去除扩散阻挡层,能够消除因湿法刻蚀的各向同性导致的侧蚀现象。
综上所述,本发明提供一种重新布线层的制备方法,所述方法至少包括以下步骤:1)提供一基板,所述基板具有一粘结层;2)于所述粘结层上表面,依次沉积扩散阻挡层和种子层;3)通过涂胶、曝光、显影工艺,于所述种子层的上表面形成图形化的光刻胶层;4)于未被所述光刻胶层覆盖的种子层上表面形成金属线层;5)去除所述光刻胶层6)湿法刻蚀,去除未被所述金属线层覆盖的所述种子层;7)干法刻蚀,去除未被所述种子层覆盖的扩散阻挡层。采用干法刻蚀去除扩散阻挡层,消除了湿法刻蚀的侧蚀现象,并避免了细间距重新布线层的剥离,提高了细间距重新布线层的制备良率,最终提高了器件的性能。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种重新布线层的制备方法,其特征在于,该方法至少包括以下步骤:
1)提供一基板,所述基板上表面具有一粘结层;
2)于所述粘结层上表面,依次沉积扩散阻挡层和种子层;
3)通过涂胶、曝光、显影工艺,于所述种子层的上表面形成图形化的光刻胶层;
4)于未被所述光刻胶层覆盖的所述种子层上表面形成金属线层;
5)去除所述光刻胶层;
6)湿法刻蚀,去除未被所述金属线层覆盖的所述种子层;
7)干法刻蚀,去除未被所述种子层覆盖的所述扩散阻挡层。
2.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述扩散阻挡层的材料包括Ti、TiN、Ta、TaN\Ta、TiW、Cr中的一种或多种。
3.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述种子层的材料包括铜、铜合金、铝或铝合金。
4.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述金属线层的材料为铜、铜合金、铝或铝合金。
5.根据权利要求4所述的重新布线层的制备方法,其特征在于,所述基板的材料包括玻璃、陶瓷或半导体材料。
6.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述金属线层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
7.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述种子层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
8.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述扩散阻挡层的制备方法包括溅射法、物理气相沉积法、化学气相沉积法、电化学镀法。
9.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述干法刻蚀的工艺参数包括:工艺气体包括Cl2、BCl3和N2,源射频功率为500W~1500W,偏置射频功率为100W~200W,工艺时间为40s~80s。
10.根据权利要求1所述的重新布线层的制备方法,其特征在于,所述图形化光刻胶层的厚度大于等于所述金属线层的厚度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4033518A1 (en) * 2021-01-25 2022-07-27 Infineon Technologies Austria AG Method for fabricating a semiconductor device using wet etching and dry etching and semiconductor device
CN116759384A (zh) * 2023-08-17 2023-09-15 长电集成电路(绍兴)有限公司 布线层及其制备方法、封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128857A1 (en) * 2005-12-06 2007-06-07 Quanta Display Inc. Method for manufacturing copper wires on substrate of flat panel display device
CN102315175A (zh) * 2010-07-07 2012-01-11 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN104319260A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 铜互连线间空气隙的形成方法
CN107393910A (zh) * 2017-07-05 2017-11-24 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制备方法
JP2019062062A (ja) * 2017-09-26 2019-04-18 富士通株式会社 配線基板、電子装置、及び、配線基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128857A1 (en) * 2005-12-06 2007-06-07 Quanta Display Inc. Method for manufacturing copper wires on substrate of flat panel display device
CN102315175A (zh) * 2010-07-07 2012-01-11 台湾积体电路制造股份有限公司 半导体装置的制造方法
CN104319260A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 铜互连线间空气隙的形成方法
CN107393910A (zh) * 2017-07-05 2017-11-24 中芯长电半导体(江阴)有限公司 扇出型系统级封装结构及其制备方法
JP2019062062A (ja) * 2017-09-26 2019-04-18 富士通株式会社 配線基板、電子装置、及び、配線基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4033518A1 (en) * 2021-01-25 2022-07-27 Infineon Technologies Austria AG Method for fabricating a semiconductor device using wet etching and dry etching and semiconductor device
CN116759384A (zh) * 2023-08-17 2023-09-15 长电集成电路(绍兴)有限公司 布线层及其制备方法、封装结构
CN116759384B (zh) * 2023-08-17 2023-11-03 长电集成电路(绍兴)有限公司 布线层及其制备方法、封装结构

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